特許

J-GLOBAL ID：201103028130715996

メモリのエラー検出方式

発明者： 佐藤 賢司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-302326
公開番号（公開出願番号）：特開2001-125835
特許番号：特許第3341738号
出願日： 1999年10月25日
公開日（公表日）： 2001年05月11日
請求項（抜粋）：

【請求項1】 主メモリと、第1のプロセッサと、前記第1のプロセッサと異なる仕様の第2のプロセッサと、前記第1及び第2のプロセッサと第1のバスで接続され、前記主メモリと第2のバスで接続され、第1のプロセッサの前記主メモリへのアクセスを制御する第1のメモリ制御部と、前記第2のプロセッサと接続され、前記主メモリと前記第2のバスで接続され、前記第2のプロセッサの前記主メモリへのアクセスを制御する第2のメモリ制御部とを備え、前記第2のメモリ制御部は、主メモリの読み出しの際に、読み出しデータのパリティの検査を指示するパリティチェック指示信号を出力し、前記第1のメモリ制御部は、主メモリの読み出しの際に読み出しデータのパリティを検査するパリティチェック回路を有し、前記パリティチェック指示信号を受けると前記パリティチェック回路でパリティを検査することを特徴とするメモリのエラー検出方式。

IPC (2件)：

G06F 12/16 320 ,  G06F 11/10 320

FI (2件)：

G06F 12/16 320 A ,  G06F 11/10 320 F

引用特許：

出願人引用 (2件)

• 特開昭63-269233
  
• メモリアクセス制御システム
  公報種別：公開公報   出願番号：特願平8-029325   出願人：富士通株式会社