特許
J-GLOBAL ID：201103029454613947
遅延同期ループを基礎としたクロック復元部が具備された受信部装置
発明者：
,
出願人/特許権者：
代理人 (3件)：
山田 卓二
, 田中 光雄
, 川端 純市
公報種別：公表公報
出願番号（国際出願番号）：特願2010-550615
公開番号（公開出願番号）：特表2011-514560
出願日： 2010年02月09日
公開日（公表日）： 2011年05月06日
要約：
【課題】本発明は、ディスプレイ駆動システムの受信部装置を提供する。【解決手段】受信部で位相同期ループ(PLL:Phase Locked Loop)構造を排除して、リファレンスクロック(Reference clock)を生成するための別途の発振器なしに遅延同期ループ(DLL:Delay Locked Loop)構造だけで具現されたクロック復元部を利用して、データ信号の間に同一の大きさで埋め込まれたクロック信号を復元することができるようにした遅延同期ループを基礎としたクロック復元部が具備されたことを特徴とする。【選択図】図3
請求項（抜粋）：
クロック信号がデータ信号の間に周期的に埋め込まれて伝送される入力信号(CED信号)を受信して、クロック信号を復元して出力するクロック復元部と、データ信号を復元して出力する直列-並列変換部が具備された受信部装置において、
前記入力信号(CED信号)は、クロック信号が同一の大きさでデータ信号の間に周期的に埋め込まれた単一レベル信号で構成されて、
前記クロック復元部はリファレンスクロックを生成するための内部発振器が排除された遅延同期ループ(DLL)を基礎として構成されることを特徴とする遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
IPC (1件)：
FI (1件)：
Fターム (4件)：
5C080DD01
, 5C080JJ02
, 5C080JJ03
, 5C080JJ04
