特許
J-GLOBAL ID：201103032220809903
アナログ式行列演算回路
発明者：
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出願人/特許権者：
代理人 (2件)：
西脇 民雄
, 西村 公芳
公報種別：特許公報
出願番号（国際出願番号）：特願2000-234262
公開番号（公開出願番号）：特開2002-049884
特許番号：特許第4354101号
出願日： 2000年08月02日
公開日（公表日）： 2002年02月15日
請求項（抜粋）：
【請求項1】一周期T内にアナログ入力信号をサンプリングして行列演算の行の各要素に対応させたN個のサンプリング信号をそれぞれ記憶するN個の電流フリップフロップを有するサンプルホールド回路部と、
行毎に前記各電流フリップフロップに一対一に対応する乗算回路を有しかつ前記各電流フリップフロップから出力されたサンプリング信号と係数信号とを前記各電流フリップフロップ毎に乗算する乗算回路部と、
前記各電流フリップフロップがN個のサンプリング信号をサンプリングすると同時に前記サンプリング信号を出力するスイッチ部と、
前記行の各要素毎の出力信号に対応されかつ前記乗算回路部の各乗算回路から出力された乗算信号を加算する加算回路部とを有し、
前記各電流フリップフロップは、第1サンプルホールド回路と第2サンプルホールド回路とから構成され、前記第1サンプルホールド回路と前記第2サンプルホールド回路とはそれぞれMOSトランジスタと電流源とサンプルホールドスイッチとを有し、前記第1サンプルホールド回路に入力される電流信号と該第1サンプルホールド回路にホールドされた後第2サンプルホールド回路に転送される電流信号の大きさの絶対値を理想的に等しくするために前記第1サンプルホールド回路のMOSトランジスタのゲート長に対するゲート幅の比と前記第2サンプルホールド回路のMOSトランジスタのゲート長に対するゲート幅の比とが同一とされ、かつ、前記第1サンプルホールド回路の電流源と前記第2サンプルホールド回路の電流源とが同一とされ、
前記加算回路ブロック部はカレントミラー回路からなり、該カレントミラー回路は電流源と一対のMOSトランジスタとからなり、一方のMOSトランジスタのゲート幅と他方のMOSトランジスタのゲート幅とを異ならせることにより、サンプリング信号に乗算すべき係数が異ならされていることを特徴とするアナログ式行列演算回路。
IPC (1件)：
FI (1件)：
引用特許：
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