特許
J-GLOBAL ID：201103034859047594
レジスタ回路及びラッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
徳丸 達雄
公報種別：特許公報
出願番号（国際出願番号）：特願平11-101479
公開番号（公開出願番号）：特開2000-295081
特許番号：特許第3789251号
出願日： 1999年04月08日
公開日（公表日）： 2000年10月20日
請求項（抜粋）：
【請求項1】マスターラッチ回路と、前記マスターラッチ回路からの出力をラッチして出力端子に出力するスレーブラッチ回路とを備えたレジスタ回路において、
前記スレーブラッチ回路は、前記出力端子に接続されたフリップフロップ回路と、
第1電位の電源と前記出力端子との間に設けられた第1のPMOSトランジスタと、
前記第1電位より低い第2電位の電源と前記出力端子との間に設けられた第1のNMOSトランジスタと、
前記マスターラッチ回路の出力と前記第1のPMOSトランジスタのゲートとの間に設けられクロック信号がそのゲートに印加される第2のNMOSトランジスタと、
前記マスターラッチ回路の出力と前記第1のNMOSトランジスタのゲートとの間に設けられ前記クロックの反転信号がそのゲートに印加される第2のPMOSトランジスタと、
前記スレーブラッチ回路がラッチ状態となるとき、前記第1のPMOSトランジスタ及び第1のNMOSトランジスタが共にオフとなるように、これらトランジスタのゲート電位を固定する手段とを有し、
前記フリップフロップ回路は、前記第1のPMOSトランジスタおよび前記第1のNMOSトランジスタよりも面積の小さいトランジスタで構成されていることを特徴とするレジスタ回路。
IPC (1件)：
FI (1件)：
引用特許：
審査官引用 (3件)
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特開昭57-106218
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半導体集積回路
公報種別：公開公報
出願番号：特願平3-259084
出願人：三菱電機株式会社
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特開昭57-106218
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