特許
J-GLOBAL ID：201103034919356834
半導体集積回路のレイアウト方法
発明者：
出願人/特許権者：
代理人 (1件)：
机 昌彦 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願2000-349928
公開番号（公開出願番号）：特開2002-158283
特許番号：特許第3434795号
出願日： 2000年11月16日
公開日（公表日）： 2002年05月31日
請求項（抜粋）：
【請求項1】 半導体集積回路を構成する複数の回路ブロックのレイアウトデータから、前記回路ブロックを構成するトランジスタのトランジスタ領域を抽出するトランジスタ領域抽出工程と、PウェルまたはNウェルをバイアスするためのコンタクトを配置するために、前記トランジスタ領域の周囲に形成するウェルコンタクト領域を前記トランジスタ領域を用いて生成するウェルコンタクト生成工程と、複数の前記回路ブロックに対して電源を供給する回路ブロック共通電源配線を、前記回路ブロックを構成する配線を用いて生成する回路ブロック共通電源配線生成工程と、前記ウェルコンタクト領域にコンタクトを生成すると共に、前記回路ブロック共通電源配線が異なる配線層から構成される場合、配線層の異なる前記回路ブロック共通電源配線間を接続するスルーホールを生成するコンタクトおよびスルーホール生成工程と、を備え前記回路ブロックのレイアウトデータと、前記回路ブロック共通電源配線とを合成して新たな前記回路ブロックのレイアウトデータを生成することを特徴とする半導体集積回路のレイアウト方法。
IPC (4件)：
H01L 21/82
, H01L 21/3205
, H01L 21/8242
, H01L 27/108
H01L 21/82 L
, H01L 21/82 C
, H01L 21/88 Z
, H01L 27/10 681 C
