特許

J-GLOBAL ID：201103035524315710

マルチプロセッサシステムの制御装置および方法

発明者： 渡辺 佳晃
出願人/特許権者： エヌイーシーコンピュータテクノ株式会社
代理人 (3件)： 机 昌彦 ,  工藤 雅司 ,  谷澤 靖久
公報種別：特許公報
出願番号（国際出願番号）：特願平11-070759
公開番号（公開出願番号）：特開2000-268009
特許番号：特許第3698912号
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
請求項（抜粋）：

【請求項1】 M(Mは2以上の整数である)個のCPUカードとこれらのCPUカードを接続する単方向のCPUカード間接続インタフェースとを備え、 前記CPUカードの各々は、複数のプロセッサと、該複数のプロセッサに接続されているキャッシュコヒーレンシ制御回路と、主記憶装置と、該主記憶装置に接続されている主記憶制御回路と、前記キャッシュコヒーレンシ制御回路と前記主記憶制御回路および前記CPUカード間接続インタフェースとに接続されているCPUカード間制御回路とを有するマルチプロセッサシステムの制御装置において、 前記CPUカード間制御回路は、 前記複数のプロセッサからの前記主記憶装置に対する複数の命令を受けた時に、これらの命令をそれぞれN(Nは2以上の整数であってMより小さい整数である)個の分割命令に分割して第1から第N転送命令とし、これらのN個の分割命令をNサイクルに分割して前記CPUカード間接続インタフェースに送出する命令送出回路と、 前記複数のCPUカードからの前記分割命令を受けた時に、これらの分割命令の調停で各転送命令をNサイクルに分割されたまま調停しシリアル化して前記命令を再生して前記主記憶制御回路に与える調停回路を有することを特徴とするマルチプロセッサシステムの制御装置。

IPC (3件)：

G06F 12/08 ,  G06F 12/00 ,  G06F 15/17

FI (6件)：

G06F 12/08 519 Z ,  G06F 12/08 501 D ,  G06F 12/08 551 C ,  G06F 12/08 575 ,  G06F 12/00 571 A ,  G06F 15/17 630 A

引用特許：

審査官引用 (4件)

• 限定された自由度のスイッチング・アレンジメントを用いた少数のプロセッサを備えたマルチプロセッサ・システムの相互接続システム
  公報種別：公開公報   出願番号：特願平9-211426   出願人：サン・マイクロシステムズ・インコーポレーテッド
• 特表平2-503122
  
• コプロセッサ内蔵パケット型メモリLSI及びパケット型メモリ/コプロセッサバスとそれらの制御方法
  公報種別：公開公報   出願番号：特願平9-097587   出願人：日本電気株式会社
• 特表平2-503122