特許
J-GLOBAL ID：201103035672297429
システムLSI及び半導体集積回路
発明者：
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出願人/特許権者：
代理人 (2件)：
玉村 静世
, 作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-115986
公開番号（公開出願番号）：特開2000-305892
特許番号：特許第4114900号
出願日： 1999年04月23日
公開日（公表日）： 2000年11月02日
請求項（抜粋）：
【請求項1】 CPUとPCI制御回路とを1チップ化したシステムLSIにおいて、
前記PCI制御回路は、CPUの低速バスとのインタフェースを制御する周辺モジュールバス制御手段と、
CPUの外部メモリバスに接続される主メモリを制御するローカルバス制御回路と、
PCIバスを制御するPCIインタフェース制御手段と、
前記ローカルバス制御手段と前記PCIインタフェース制御手段とのデータ転送を制御するデータ転送制御回路とを有し、
前記ローカルバス制御回路は、前記外部メモリバスのエンディアンと、前記PCIバスのエンディアンとの変換を行うエンディアン制御回路を含み、
前記エンディアン制御回路は、前記外部メモリバスと前記PCIバスとの間でDMA転送を行う場合、DMA転送毎に、転送するデータについてのエンディアンパラメータの前記CPUによる設定を可能とするエンディアンパラメータ記憶回路と、
前記エンディアンパラメータ記憶回路に記憶されたエンディアンパラメータに対応するエンディアン変換モードに従ってエンディアン変換可能なエンディアン変換回路と、を含み、
前記エンディアン変換モードには、入力データをバイトデータとみなしてエンディアン変換するバイトデータモードと、入力データをワードデータとみなしてエンディアン変換するワードデータモードと、入力データをロングワードデータとみなしてエンディアン変換するロングワードデータモードと、が含まれ、
前記エンディアン変換回路は、前記エンディアンパラメータ記憶回路に設定されたエンディアンパラメータによって、前記バイトデータモード、前記ワードデータモード、前記ロングワードデータモードの何れかが選択された場合、その選択されたモードによって示されるデータの所定バイトを選択的に出力可能なセレクタを含んで成ることを特徴としたシステムLSI。
IPC (2件)：
G06F 13/36 ( 200 6.01)
, G06F 5/00 ( 200 6.01)
G06F 13/36 310 E
, G06F 5/00 N
出願人引用 (3件)
審査官引用 (5件)
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