特許

J-GLOBAL ID：201103041497340758

キャッシュメモリ制御装置および計算機システム

発明者： 池田 正幸
出願人/特許権者： 富士通株式会社
代理人 (1件)： 真田 有
公報種別：特許公報
出願番号（国際出願番号）：特願平11-147500
公開番号（公開出願番号）：特開2000-339157
特許番号：特許第3512678号
出願日： 1999年05月27日
公開日（公表日）： 2000年12月08日
請求項（抜粋）：

【請求項1】 主記憶装置のデータを用いて各種処理を実行する処理装置によるアクセス頻度の高いデータを該主記憶装置から移される複数階層のキャッシュメモリを制御するキャッシュメモリ制御装置であって、該処理装置で必要になると予測されるデータを前もって該主記憶装置から該複数階層のキャッシュメモリに読み込ませるようにプリフェッチ命令を発行する命令制御部と、該命令制御部から発行された前記プリフェッチ命令を実行する際に、プリフェッチ先キャッシュメモリを、該複数階層のキャッシュメモリの中から選択して切り替えるように制御するプリフェッチ制御部と、前記複数階層のキャッシュメモリのうち該処理装置に近い側のキャッシュメモリの状態情報を検出して該プリフェッチ制御部へ出力する状態情報検出機構とをそなえ、該プリフェッチ制御部が、該状態情報検出機構により検出された前記状態情報に応じて、該プリフェッチ先キャッシュメモリを切り替えるように制御することを特徴とする、キャッシュメモリ制御装置。

IPC (3件)：

G06F 9/32 310 ,  G06F 9/38 310 ,  G06F 12/08 505

FI (3件)：

G06F 9/32 310 J ,  G06F 9/38 310 A ,  G06F 12/08 505 A

引用特許：

審査官引用 (1件)

• 情報処理装置
  公報種別：公開公報   出願番号：特願平7-280836   出願人：株式会社日立製作所