特許
J-GLOBAL ID：201103042725522671
多層配線を有する半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願2000-125159
公開番号（公開出願番号）：特開2001-015593
特許番号：特許第3532827号
出願日： 2000年04月26日
公開日（公表日）： 2001年01月19日
請求項（抜粋）：
【請求項1】 半導体基板上の絶縁膜の上に第1の金属膜を堆積する第1の工程と、前記第1の金属膜の上に第1の層間絶縁膜を堆積する第2の工程と、前記第1の層間絶縁膜の上に、ビアホール形成領域に開口部を有する第1のマスクパターンを形成した後、該第1のマスクパターンをマスクとして前記第1の層間絶縁膜に対してエッチングを行なって、前記第1の層間絶縁膜にビアホールを形成する第3の工程と、前記ビアホールに第2の金属膜を成長させることにより該第2の金属膜からなるビアコンタクトを形成すると共に、前記ビアホールにおける前記ビアコンタクトの上にリセス部を形成する第4の工程と、前記リセス部に、前記第1の金属膜と異なる材料からなるキャップ層を形成する第5の工程と、前記第1の層間絶縁膜の上に、下層配線形成領域を覆う第2のマスクパターンを形成した後、前記第2のマスクパターン及びキャップ層をマスクとして前記第1の層間絶縁膜に対してエッチングを行なって、前記第1の層間絶縁膜をパターン化する第6の工程と、前記キャップ層及びパターン化された前記第1の層間絶縁膜をマスクとして前記第1の金属膜に対してエッチングを行なって、前記第1の金属膜からなる下層配線を形成する第7の工程と、前記半導体基板上の全面に亘って第2の層間絶縁膜を堆積する第8の工程と、前記第2の層間絶縁膜を平坦化して、前記ビアコンタクト又はキャップ層を露出させる第9の工程と、前記第2の層間絶縁膜の上に前記ビアコンタクト又はキャップ層と接続する上層配線を形成する第10の工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (1件)：
FI (1件)：
引用特許：
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