特許
J-GLOBAL ID：201103045406781272
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：特許公報
出願番号（国際出願番号）：特願平11-019652
特許番号：特許第3022870号
出願日： 1999年01月28日
請求項（抜粋）：
【請求項1】 基準周波数を有する基準クロックと前記基準周波数から生成される同期信号とを比較する位相比較回路と、該位相比較回路からの第1及び第2の位相差信号に応答して上昇電圧信号及び下降電圧信号を出力することによって前記同期信号の出力ノードに対する電流の流入及び流出を制御するチャージポンプとを備えるPLL回路において、前記チャージポンプが、前記第1及び第2の位相差信号の夫々が各ゲートに入力される第1導電型トランジスタ及び第2導電型トランジスタと、前記第1及び第2導電型トランジスタへの電流量を夫々制御する上昇側及び下降側電流供給部とを備えており、前記PLL回路は、電源が投入された起動時に前記上昇側及び下降側電流供給部による前記第1及び第2導電型トランジスタへの各供給電流値の調整を完了させ、次いで、前記基準クロックと前記同期信号との位相差に対応して前記上昇又は下降電圧信号のパルス幅を制御することで前記第1及び第2の位相差信号を夫々制御することを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/08 E
, H03L 7/10 E
