特許
J-GLOBAL ID：201103045674023542
半導体装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：特許公報
出願番号（国際出願番号）：特願平11-215022
公開番号（公開出願番号）：特開2001-043699
特許番号：特許第4282170号
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
請求項（抜粋）：
【請求項1】 外部との間で授受されるシリアルデータを内部でパラレルデータに変換して読出および書込動作を実行する半導体装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
伝達されるN個のデータ(N:自然数)を各々独立して入出力するための複数のデータ端子と、
前記データ端子ごとに配置され、各々が、前記メモリセルアレイに対して前記N個のデータを一括して読出しおよび書込むための複数のデータ入出力回路とを備え、
各前記データ入出力回路は、
前記N個のデータをパラレルに伝達するためのN本の書込データ線およびN本の読出データ線と、
前記データ端子から入力されるシリアルなN個のデータを、パラレルなN個のデータに変換して、前記書込データ線に伝える第1のデータ変換回路と、
前記読出データ線により伝達されるパラレルなN個のデータを、前記データ端子から出力されるシリアルなN個の出力データに変換する第2のデータ変換回路と、
前記N本の書込データ線と前記メモリセルアレイとの間、および前記N本の読出データ線と前記メモリセルアレイとの間で前記N個のデータを一括して授受するための読出書込回路とを含み、
前記データ入出力回路のうちの一つと前記データ入出力回路のうちの他の一つとの間に配置され、入出力テスト動作時において、前記一つのデータ入出力回路に含まれる前記N本の書込データ線が伝達するデータを、前記他の一つのデータ入出力回路に含まれる前記N本の読出データ線のそれぞれに転送する第1の入出力テスト回路をさらに備える、半導体装置。
IPC (3件)：
G11C 29/34 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
, G11C 11/401 ( 200 6.01)
G11C 29/00 671 P
, G11C 11/34 362 S
, G11C 11/34 371 A
