特許
J-GLOBAL ID：201103055409948483

データフロープロセッサおよび2次元またはそれ以上の次元のプログラミング可能なセル構造をもつコンポーネントにおけるコンフィグレーションデータの階層的キャッシュ方法

発明者：
マーティン フォーバッハ

マーティン フォーバッハ について

, 
ロベルト ミュンヒ

ロベルト ミュンヒ について


出願人/特許権者：
ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト

ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト について


代理人 (5件)： 矢野 敏雄 ,  山崎 利臣 ,  久野 琢也 ,  アインゼル・フェリックス=ラインハルト ,  ラインハルト・アインゼル
公報種別：特許公報
出願番号（国際出願番号）：特願2000-533829
特許番号：特許第4215394号
出願日： 1999年02月25日
請求項（抜粋）：
【請求項1】複数の演算ユニットから成るマイクロプロセッサおよび2次元またはそれ以上の次元のセルアレイ(たとえばFPGA,DPGA,DFP等)を備えたコンポーネントにおける命令のキャッシュ方法において、 1.1複数のセルおよび演算ユニット(CEL)が複数のグループにまとめられ、各サブグループに1つのキャッシュユニット(CT)が割り当てられ、 1.2個々のサブグループのキャッシュユニットがツリー構造を介して、命令の格納された命令メモリ(ECR)へのアクセスを行う上位のキャッシュユニット(ROOT-CT)と接続され、 1.3命令が命令シーケンス(KR)にまとめられ、該命令シーケンスが常にそのまま全体的にキャッシュされ、各キャッシュ間で伝送され、 1.4前記ツリーにおける最下位または中間の平面上における各キャッシュユニットは、必要とされる命令をそれぞれ上位のキャッシュユニットに要求し、 1.5上位のキャッシュユニットは要求された命令シーケンスを、該ユニットが命令シーケンスをそのローカルメモリに保持しているならば下位のユニットへ送り、 1.6上位のキャッシュユニットは要求された命令シーケンスを、該ユニットが命令シーケンスをそのローカルなメモリに保持していないならば、その上位のキャッシュユニットに要求する、 ことを特徴とする、 複数の演算ユニットから成るマイクロプロセッサおよび2次元またはそれ以上の次元のセルアレイを備えたコンポーネントにおける命令のキャッシュ方法。
IPC (3件)：
G06F 15/78 ( 200 6.01) ,  G06F 12/08 ( 200 6.01) ,  G06F 15/82 ( 200 6.01)
FI (4件)：
G06F 15/78 510 A ,  G06F 12/08 509 A ,  G06F 12/08 531 B ,  G06F 15/82 610 E
引用特許：
出願人引用 (4件)
  • 階層キヤツシユ・メモリ装置
    公報種別：公開公報   出願番号：特願平3-180445   出願人：工業技術院長
  • 特開平4-333960
  • 特開平3-102546
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審査官引用 (3件)

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