特許
J-GLOBAL ID：201103055551165712
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
徳丸 達雄
公報種別：特許公報
出願番号（国際出願番号）：特願2000-041282
公開番号（公開出願番号）：特開2001-230292
特許番号：特許第3540235号
出願日： 2000年02月18日
公開日（公表日）： 2001年08月24日
請求項（抜粋）：
【請求項1】サリサイド構造のnチャネルMOSトランジスタ並びにpチャネルMOSトランジスタと、ポリサイド配線の上層を構成する高融点金属シリサイド膜の欠落を検出する高融点金属シリサイド膜欠落検出素子と有する半導体素子であって、シリコン基板の表面に形成されたp型ウェルの表面に設けられた前記nチャネルMOSトランジスタは、ゲート絶縁膜を介して該p型ウェルの表面上に設けられた第1のゲート電極と該p型ウェルの表面に設けられた第1のソース・ドレイン領域とを有し、前記シリコン基板の表面に形成されたn型ウェルの表面に設けられた前記pチャネルMOSトランジスタは、ゲート絶縁膜を介して該n型ウェルの表面上に設けられた第2のゲート電極と該n型ウェルの表面に設けられた第2のソース・ドレイン領域とを有し、前記高融点金属シリサイド膜欠落検出素子は、絶縁膜を介して前記シリコン基板の表面上に設けられ、前記第1,第2のゲート電極および高融点金属シリサイド膜欠落検出素子の側面はそれぞれ絶縁膜スペーサにより直接に覆われており、前記第1のソース・ドレイン領域は、前記第1のゲート電極に自己整合的に前記p型ウェルの表面に形成されたn型ソース・ドレイン・エクステンション拡散層と、該第1のゲート電極並びに前記絶縁膜スペーサに自己整合的に該p型ウェルの表面に形成されたn+ 型ソース・ドレイン拡散層と、該第1のゲート電極並びに該絶縁膜スペーサに自己整合的に該n+ 型ソース・ドレイン拡散層の表面に形成された第1の高融点金属シリサイド層とから構成され、前記第2のソース・ドレイン領域は、前記第2のゲート電極に自己整合的に前記n型ウェルの表面に形成されたp型ソース・ドレイン・エクステンション拡散層と、該第2のゲート電極並びに前記絶縁膜スペーサに自己整合的に該n型ウェルの表面に形成されたp+ 型ソース・ドレイン拡散層と、該第2のゲート電極並びに該絶縁膜スペーサに自己整合的に該p+ 型ソース・ドレイン拡散層の表面に形成された第2の高融点金属シリサイド層とから構成されて、前記第1のゲート電極は、n+ 型多結晶シリコン膜パターンと、該n+ 型多結晶シリコン膜パターンの上面に自己整合的に形成された第1の高融点金属シリサイド膜パターンとから構成されて、前記第2のゲート電極は、p+ 型多結晶シリコン膜パターンと、該p+ 型多結晶シリコン膜パターンの上面に自己整合的に形成された第2の高融点金属シリサイド膜パターンとから構成されて、前記高融点金属シリサイド膜欠落検出素子は、前記n+ 型ソース・ドレイン拡散層と同時に形成されたn+ 型領域および前記p+ 型ソース・ドレイン拡散層と同時に形成されたp+ 型領域が交互に直接に接続されてなる多結晶シリコン膜パターンと、該多結晶シリコン膜パターンの上面に自己整合的に形成された第3の高融点金属シリサイド膜パターンとから構成されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/66
, H01L 21/28
, H01L 21/3205
, H01L 29/78
, H02M 7/515
H01L 21/66 Y
, H01L 21/66 S
, H01L 21/28 301 T
, H02M 7/515
, H01L 21/88 Q
, H01L 29/78 301 T
