特許
J-GLOBAL ID：201103056235606827
デジタルPLL回路及び位相同期方法
発明者：
出願人/特許権者：
代理人 (2件)：
船津 暢宏
, 阪本 清孝
公報種別：特許公報
出願番号（国際出願番号）：特願2000-224846
公開番号（公開出願番号）：特開2002-044174
特許番号：特許第3694639号
出願日： 2000年07月26日
公開日（公表日）： 2002年02月08日
請求項（抜粋）：
【請求項1】 複素ベースバンド信号から抽出された複素キャリア信号の位相にロックし、当該ロックした位相で、持続的に複素キャリア信号を再生して出力するデジタルPLL回路であって、 入力される複素キャリア信号と、再生した複素キャリア信号との位相誤差を出力する位相比較手段と、前記位相誤差から、周波数誤差信号と再生キャリア信号を生成するための制御信号とを出力する積分手段と、前記積分手段が出力する制御信号に基づいて複素キャリア信号の位相を生成し、当該位相から複素キャリア信号を再生して出力するとともに、当該再生した複素キャリア信号の位相を前記位相比較手段に帰還して出力する発振手段とを具備し、 前記積分手段が、抽出された複素キャリア信号の周波数近傍に混信波が存在する場合に、前記位相誤差に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間の平均値を算出すると共に平均値の絶対値を求め、前記絶対値からロック状態が完了しているか否かを判定し、ロック状態が完了している場合には前記位相誤差に保持係数を乗算して出力する保持動作を行い、ロック状態が完了していない場合には前記位相誤差に引き込み係数を乗算して出力する引き込み動作を行うよう切り替え、前記出力される係数乗算後の位相誤差から、周波数誤差信号と再生キャリア信号を生成するための制御信号とを出力する積分手段であることを特徴とするデジタルPLL回路。
IPC (6件)：
H04L 27/227
, H03L 7/06
, H03L 7/093
, H03L 7/095
, H04L 7/00
, H04L 27/38
H04L 27/22 B
, H04L 7/00 F
, H03L 7/06 B
, H03L 7/08 E
, H03L 7/08 B
, H04L 27/00 H
