特許
J-GLOBAL ID:201103056421607264
ラッチ回路
発明者:
出願人/特許権者:
代理人 (1件):
横山 淳一
公報種別:特許公報
出願番号(国際出願番号):特願平11-192375
公開番号(公開出願番号):特開2001-024484
特許番号:特許第4035923号
出願日: 1999年07月06日
公開日(公表日): 2001年01月26日
請求項(抜粋):
【請求項1】 複数の入力端子と、複数の出力端子と、
前記信号を保持するためのループを構成する4個のインバータと、
を有する信号を保持するラッチ回路において、
前記複数の入力端子及び前記複数の出力端子のそれぞれが異なるノードに接続され、
前記複数の入力端子及び前記複数の出力端子のそれぞれのうち、少なくとも1個の入力端子及び出力端子は通常動作時に使用され、少なくとも他の1個の入力端子及び出力端子は試験動作時に使用されることを特徴とするラッチ回路。
IPC (2件):
H03K 3/037 ( 200 6.01)
, H03K 3/356 ( 200 6.01)
FI (2件):
H03K 3/037 Z
, H03K 3/356 D
引用特許:
出願人引用 (4件)
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半導体集積回路装置
公報種別:公開公報
出願番号:特願平9-160473
出願人:株式会社日立製作所
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特開平2-083897
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特開昭62-230211
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特開昭62-040816
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審査官引用 (4件)