特許
J-GLOBAL ID：201103057866199871

光電変換装置

発明者：
石井 孝昌

石井 孝昌 について

, 
渡辺 実

渡辺 実 について

, 
望月 千織

望月 千織 について


出願人/特許権者：
キヤノン株式会社

キヤノン株式会社 について


代理人 (6件)： 大塚 康徳 ,  高柳 司郎 ,  大塚 康弘 ,  木村 秀二 ,  下山 治 ,  永川 行光
公報種別：特許公報
出願番号（国際出願番号）：特願平11-235768
公開番号（公開出願番号）：特開2000-148037
特許番号：特許第4401488号
出願日： 1999年08月23日
公開日（公表日）： 2000年05月26日
請求項（抜粋）：
【請求項1】 複数の画素列を構成するように複数の画素がマトリックス状に配列された光電変換装置であって、 前記複数の画素はそれぞれ、 第1の主電極、第2の主電極、及びこれらの二つの主電極間の電気的導通を制御する制御電極を有する薄膜トランジスタと、 第1の電極及び第2の電極を有し、前記第1の電極が前記薄膜トランジスタの第1の主電極に接続されている光電変換素子と を備え、 前記光電変換装置は、 複数の画素列のそれぞれに対して設けられた複数の信号転送ラインと、 複数の画素列のそれぞれに対して設けられた複数のバイアスラインであって、該当する画素列を構成する画素の前記光電変換素子の第2の電極に各バイアスラインが接続された複数のバイアスラインと、 奇数列の画素列に対して設けられたバイアスラインの第1の端部を通して、当該画素列を構成する前記光電変換素子の第2の電極に蓄積された電子を除去するために当該第2の電極にバイアスを印加する第1の共通電極ドライバと、 偶数列の画素列に対して設けられたバイアスラインの第1の端部を通して、当該画素列を構成する前記光電変換素子の第2の電極に蓄積された電子を除去するために当該第2の電極にバイアスを印加する第2の共通電極ドライバと、 前記薄膜トランジスタの制御電極に接続されており、前記光電変換素子の第1の電極からの電気信号を当該薄膜トランジスタの第2の主電極と前記信号転送ラインとを通して読み出すことで、暗電流除去のための空読み出しと目的の読み出し信号を得るための本読み出しとを行うゲートドライバと、 奇数列の画素列に対して設けられたバイアスラインの第2の端部同士を電気的に接続する第1の冗長配線と、 偶数列の画素列に対して設けられたバイアスラインの第2の端部同士を電気的に接続する第2の冗長配線と を備え、 奇数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルと、偶数列の画素列を構成する画素に対して前記バイアスの印加、前記空読み出し、及び前記本読み出しを順に行うサイクルとが半サイクル分ずれており、 前記第1の共通電極ドライバによる前記バイアスの印加と前記第2の共通電極ドライバによる前記バイアスの印加とは異なるタイミングで行われ、 奇数列の画素列における前記空読み出しと偶数列の画素列における前記本読み出しとが同時に行われ、且つ奇数列の画素列における前記本読み出しと偶数列の画素列における前記空読み出しとが同時に行われる ことを特徴とする光電変換装置。
IPC (5件)：
G09F 9/00 ( 200 6.01) ,  G09F 9/30 ( 200 6.01) ,  H01L 29/786 ( 200 6.01) ,  H04N 5/335 ( 200 6.01) ,  G02F 1/1343 ( 200 6.01)
FI (5件)：
G09F 9/00 346 D ,  G09F 9/30 338 ,  H01L 29/78 612 A ,  H04N 5/335 U ,  G02F 1/134
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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