特許

J-GLOBAL ID：201103061178085061

メモリ制御回路の論理検証装置及び方法

発明者： 細川 博司
出願人/特許権者： キヤノン株式会社
代理人 (4件)： 大塚 康徳 ,  高柳 司郎 ,  大塚 康弘 ,  木村 秀二
公報種別：特許公報
出願番号（国際出願番号）：特願2001-119971
公開番号（公開出願番号）：特開2002-312416
特許番号：特許第4475621号
出願日： 2001年04月18日
公開日（公表日）： 2002年10月25日
請求項（抜粋）：

【請求項1】メモリ制御回路を論理検証する装置であって、 所定の検証プログラムに沿って、前記メモリ制御回路にメモリへのアクセスを要求する要求手段と、 前記メモリ制御回路が実行するアクセスに従って動作するメモリモデルと、 前記要求手段の要求によって該要求手段と前記メモリ制御回路との間に発生するトランザクションに基づく情報を第1のトランザクション情報として保持する第1の保持手段と、 前記メモリ制御回路の前記アクセスによって該メモリ制御回路と該メモリモデルとの間に発生するトランザクションに基づく情報を第2のトランザクション情報として保持する第2の保持手段と、 前記第1のトランザクション情報と前記第2のトランザクション情報とを比較する比較手段と、 前記比較手段によって、対応する前記第1のトランザクション情報と前記第2のトランザクション情報とが一致すると判定された場合に、一致するトランザクション情報を第1と第2の保持手段から消去する消去手段と、 前記検証プログラムが終了した後に、前記第1と第2の保持手段の少なくともどちらか一方にトランザクション情報が残っている場合にエラーが発生したと判定する検証手段とを備えることを特徴とする論理検証装置。

IPC (2件)：

G06F 17/50 ( 200 6.01) ,  G01R 31/28 ( 200 6.01)

FI (4件)：

G06F 17/50 664 B ,  G06F 17/50 664 A ,  G01R 31/28 F ,  G01R 31/28 B

引用特許：

出願人引用 (1件)

• 論理検証装置
  公報種別：公開公報   出願番号：特願平9-089665   出願人：三菱電機株式会社