半導体メモリおよびその駆動方法

発明者： ,
出願人/特許権者：
代理人 (11件)：三枝英二 , 掛樋悠路 , 小原健志 , 中川博司 , 舘泰光 , 斎藤健治 , 藤井淳 , 関仁士 , 中野睦子 , 眞下晋一 , 井内龍二
公報種別：特許公報
出願番号（国際出願番号）：特願2001-165453
公開番号（公開出願番号）：特開2002-056677
特許番号：特許第4511767号
出願日： 2001年05月31日
公開日（公表日）： 2002年02月22日
請求項（抜粋）：

【請求項1】外部クロックをバッファリングし、第2クロックを生成するためのクロックバッファ部と、前記第2クロックを受信し、前記外部クロックに同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成するための遅延固定ループ(以下、DLLと記す)と、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと同期した内部制御信号を生成するための制御信号バッファ部と、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと同期した内部アドレス信号を生成するためのアドレス信号バッファ部とで構成され、前記DLLが、DLL非活性化信号、DLLリセット信号、パワーアップ信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、DLL制御信号及びクロック選択信号を生成するクロック制御部、及び前記外部クロックを使用することにより、前記DLLクロックを生成するためのDLLバッファ部を備え、クロック制御部が、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和を行う第1ORゲート、及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を行う第2ORゲートを備えた入力部と、前記パワーアップ信号に応答して前記入力部からの出力をラッチし、遅延転換回路を介して前記クロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するための第1ラッチ部とで構成されていることを特徴とする半導体メモリ。

IPC (4件)：

G11C 11/4076 ( 200 6.01) , G11C 11/407 ( 200 6.01) , H03L 7/081 ( 200 6.01) , G06F 1/12 ( 200 6.01)

FI (4件)：

G11C 11/34 354 C , G11C 11/34 362 S , H03L 7/08 J , G06F 1/04 340 A

引用特許：

出願人引用 (2件)

半導体回路装置
公報種別：公開公報出願番号：特願平10-122272 出願人：三菱電機株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-175620 出願人：日本電気株式会社

審査官引用 (2件)

半導体回路装置
公報種別：公開公報出願番号：特願平10-122272 出願人：三菱電機株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-175620 出願人：日本電気株式会社

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