半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (5件)：志賀正武 , 渡邊隆 , 村山靖彦 , 実広信哉 , 大塚康徳
公報種別：特許公報
出願番号（国際出願番号）：特願平11-249178
公開番号（公開出願番号）：特開2000-113672
特許番号：特許第4125448号
出願日： 1999年09月02日
公開日（公表日）： 2000年04月21日
請求項（抜粋）：

【請求項1】2ビット先取り方式の半導体メモリ装置であって、データを貯蔵する複数のメモリセルと前記メモリセル中の不良メモリセルを置き換えるためのリダンダンシーメモリセルを備えるメモリセルアレーと、前記メモリセルに連結された複数のビット線と、複数の入出力線と、前記ビット線と前記入出力線との間に連結された複数のスイッチング手段と、バースト長さ信号とバーストアドレスの最下位ビットを含む全てのビットをプリデコーディングして、該バーストアドレス中の最下位ビットが“0”であるアドレスに等しい偶数アドレスを特定するためのプリデコーディングされたアドレスを発生する偶数プリデコーダと、バーストアドレスのうち最下位ビットを除いたビットをプリデコーディングして、該バーストアドレス中の最下位ビットが“1”であるアドレスに等しい奇数アドレスを特定するためのプリデコーディングされたアドレスを発生する奇数プリデコーダと、前記プリデコーダから出力されるプリデコーディングされたアドレスをデコーディングして前記複数のスイッチング手段を選択する主デコーダと、前記偶数プリデコーダによりプリデコーディングされたアドレスを逆デコーディングする逆デコーダと、カラムアドレスのうちバーストアドレスを除いたアドレスと前記逆デコーダの出力を受けて、前記リダンダンシーメモリセルを活性化させるリダンダンシーイネーブル信号を発生する偶数リダンダンシーイネーブル信号発生部と、カラムアドレスのうち最下位ビットを除いたアドレスを受けて、前記リダンダンシーメモリセルを活性化させるリダンダンシーイネーブル信号を発生する奇数リダンダンシーイネーブル信号発生部と、を備え、前記逆デコーダは、前記偶数プリデコーダによりプリデコーディングされたアドレスにそれぞれ応答してカラムアドレスの下位ビットを発生する複数のスイッチング手段と、前記複数のスイッチング手段が発生したカラムアドレスの下位ビットをそれぞれラッチする複数のラッチと、を備えることを特徴とする半導体メモリ装置。

IPC (4件)：

G11C 11/408 ( 200 6.01) , G11C 11/407 ( 200 6.01) , G11C 11/401 ( 200 6.01) , G11C 11/413 ( 200 6.01)

FI (4件)：

G11C 11/34 354 B , G11C 11/34 362 S , G11C 11/34 371 D , G11C 11/34 302 A

引用特許：

審査官引用 (4件)

メモリ選択回路
公報種別：公開公報出願番号：特願平6-146349 出願人：日本電気株式会社
先取り方式のカラムデコーダ及びこれを備える半導体メモリ装置
公報種別：公開公報出願番号：特願平8-248309 出願人：三星電子株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平8-321739 出願人：株式会社東芝

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