特許
J-GLOBAL ID：201103062924026048
ATM主信号位相調整回路及びそれに用いるメモリ容量削減方式
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：特許公報
出願番号（国際出願番号）：特願2000-171372
公開番号（公開出願番号）：特開2001-352332
特許番号：特許第3730838号
出願日： 2000年06月08日
公開日（公表日）： 2001年12月21日
請求項（抜粋）：
【請求項1】 ATM(Asyncronous Transfer Mode)のフレームの先頭に位置する周期セル及びそれ以外の有効セル各々を遅延させることによって主信号の位相調整を行うATM主信号位相調整回路であって、
前記周期セル及び前記有効セルをメモリのリード及びライト時のアドレスを制御して2セル分のメモリ領域のみで前記主信号位相調整を行うよう制御する制御手段を有し、
前記制御手段は、前記周期セル及び前記有効セルの前記メモリへのライトに用いられるライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあるか偶数セル目にあるかを判定する手段を含み、その判定結果に応じて前記リード及びライト時のアドレスを制御し、
前記制御手段は、前記ライトフレームパルスの立上りが前記メモリからのリードセルの奇数セル目にあると判定された時に前記2セル分のメモリ領域の一方に前記周期セルを常に保持するようにし、
前記ライトフレームパルスの立上りが前記メモリからのリードセルの偶数セル目にあると判定された時に前記2セル分のメモリ領域に前記周期セルを交互に保持するようにしたことを特徴とするATM主信号位相調整回路。
IPC (3件)：
H04L 12/56 ( 200 6.01)
, H04L 7/00 ( 200 6.01)
, H04L 7/04 ( 200 6.01)
H04L 12/56 200 C
, H04L 7/00 B
, H04L 7/04
