特許
J-GLOBAL ID：201103064139239670
データ処理装置及びデータ処理システム
発明者：
,
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：特許公報
出願番号（国際出願番号）：特願2001-539124
特許番号：特許第3967921号
出願日： 1999年11月16日
請求項（抜粋）：
【請求項1】 キャッシュメモリと、前記キャッシュメモリを制御するキャッシュ制御部と、メモリにアクセスするためのメモリ制御部とを有し、
前記キャッシュ制御部は、キャッシュフィルアドレス生成回路を有し、
前記メモリ制御部は、前記メモリへの1回のバースト動作で得られるデータの個数であるバースト長を示すための第1情報を保持し、バースト動作可能なメモリをアクセスするとき、前記第1情報に基づいて前記キャッシュメモリのライン長に見合う個数のデータを得るに必要な回数のバースト動作を制御可能であり、前記バースト動作で得られるデータの区切りに対応する第1の制御信号と、前記バースト動作が前記第1情報が示すバースト長に基づくラップアラウンドであることを示す第2の制御信号を生成し、
前記キャッシュフィルアドレス生成回路は、前記第1及び第2の制御信号に基づいて、前記バースト動作で得られるデータ毎に、前記バースト動作で得られる順序に対応する順序で、格納すべき前記キャッシュメモリのキャッシュフィルアドレスを生成し、
前記キャッシュ制御部は、前記バースト動作で得られるデータを前記キャッシュメモリに、前記キャッシュフィルアドレスに従って順次格納するものであることを特徴とするデータ処理装置。
IPC (2件)：
G06F 12/08 ( 200 6.01)
, G06F 12/02 ( 200 6.01)
G06F 12/08 501 D
, G06F 12/02 580 J
