特許
J-GLOBAL ID：201103069391982817

メモリ装置及びその製造方法

発明者：
井富 登

井富 登 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (2件)： 上柳 雅誉 ,  須澤 修
公報種別：特許公報
出願番号（国際出願番号）：特願2001-006636
公開番号（公開出願番号）：特開2002-217315
特許番号：特許第4029570号
出願日： 2001年01月15日
公開日（公表日）： 2002年08月02日
請求項（抜粋）：
【請求項1】 半導体基板と、 前記半導体基板の主表面に形成された第1及び第2のトレンチと、 前記第1のトレンチの底部において形成された第1の不純物拡散領域と、前記第1のトレンチの第1の側壁に隣接して前記半導体基板の主表面に形成された第2の不純物拡散領域と、前記第1のトレンチの前記第1の側壁に絶縁膜を介して形成されたゲート電極と、によって構成される第1のトランジスタを含む第1のインバータと、 前記第2のトレンチの底部において形成された第3の不純物拡散領域と、前記第2のトレンチの第1の側壁に隣接して前記半導体基板の主表面に形成された第4の不純物拡散領域と、前記第2のトレンチの前記第1の側壁に絶縁膜を介して形成されたゲート電極と、によって構成される第2のトランジスタを含む第2のインバータであって、データを保持するために前記第1のインバータとリング状に接続された前記第2のインバータと、 前記第1の不純物拡散領域と、前記第1のトレンチの前記第1の側壁に対向する第2の側壁に隣接して前記半導体基板の主表面に形成された第5の不純物拡散領域と、前記第1のトレンチの前記第2の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第1のインバータの出力と第1の配線との間でスイッチングを行う第3のトランジスタと、 前記第3の不純物拡散領域と、前記第2のトレンチの前記第1の側壁に対向する第2の側壁に隣接して前記半導体基板の主表面に形成された第6の不純物拡散領域と、前記第2のトレンチの前記第2の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第2のインバータの出力と第2の配線との間でスイッチングを行う第4のトランジスタと、 を具備するメモリ装置。
IPC (2件)：
H01L 21/8244 ( 200 6.01) ,  H01L 27/11 ( 200 6.01)
FI (1件)：
H01L 27/10 381
引用特許：
出願人引用 (3件)

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