特許

J-GLOBAL ID：201103069673024908

半導体回路

発明者： 山崎 枢 ,  本間 紀之 ,  南部 博昭 ,  金谷 一男 ,  楠 武志
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： 筒井 大和 ,  作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-133719
公開番号（公開出願番号）：特開2000-322888
特許番号：特許第4108875号
出願日： 1999年05月14日
公開日（公表日）： 2000年11月24日
請求項（抜粋）：

【請求項1】第1の信号線と第2の信号線とで構成される相補信号線対をプリチャージする相補信号線プリチャージ回路と、該相補信号線対のいずれか一方の信号線を放電又は充電する回路(以下、充放電回路)と、第1及び第2の電源とを有する半導体回路であって、 第1の信号線には第2の信号線以外に対する第1の信号線の配線容量と第1の信号線に接続する素子の寄生容量との合成容量である第1の容量が等価的に接続されていて、第2の信号線には第1の信号線以外に対する第2の信号線の配線容量と第2の信号線に接続する素子の寄生容量との合成容量である第2の容量が等価的に接続されていて、第1の信号線と第2の信号線との間には配線間結合容量である第3の容量が等価的に接続されていて、 前記相補信号線プリチャージ回路は、クロック信号をゲート入力とし一端が第1の信号線に接続され他端が第2の電源に接続される第1のPMOS(又はNMOS)トランジスタと、前記クロック信号をゲート入力とし一端が第2の信号線に接続され他端が第2の電源に接続される第2のPMOS(又はNMOS)トランジスタと、前記クロック信号をゲート入力とし一端が第1の信号線に接続され他端が第2の信号線に接続される第3のPMOS(又はNMOS)トランジスタとで構成され、 前記充放電回路で前記相補信号線対に接続される出力対は、非活性時には両方の出力が高インピーダンスになり、活性時にはいずれか一方の出力が放電(又は充電)されて他方の出力が高インピーダンスになり、 前記クロック信号が第1の電源の電位とほぼ等しいプリチャージ時には前記充放電回路は非活性で前記相補信号線プリチャージ回路によって前記相補信号線対の両方の信号線は第2の電源の電位とほぼ等しくなっており、前記クロック信号が第2の電源の電位とほぼ等しい判定時に前記充放電回路が活性になると、前記相補信号線対の一方の信号線は該充放電回路により放電(又は充電)され第2の電源の電位よりそれぞれ低い又は高い電位になり、且つ、他方の信号線は第3の容量による結合ノイズにより第2の電源よりそれぞれ低いまたは高い電位になり、且つ、前記相補信号線対の一方の信号線よりそれぞれ高い又は低い電位になり、前記充放電回路が非活性になり前記クロック信号が第1の電源の電位とほぼ等しいプリチャージ時には前記相補信号線プリチャージ回路によって前記相補信号線対の両方の信号線は第2の電源の電位とほぼ等しくなり、 第1の容量と第2の容量とがほぼ等しいと見なせ、且つ、第1のPMOS(又はNMOS)トランジスタのコンダクタンスと第2のPMOS(又はNMOS)トランジスタのコンダクタンスとがほぼ等しいと見なせる場合には、 第1のPMOS(又はNMOS)トランジスタに対する第3のPMOS(又はNMOS)トランジスタのコンダクタンスの比をkgとし、第1の容量に対する第3の容量の比をkcとするとき、 0.49・kc+0.08≦kg≦0.47・kc+0.31 とすることを特徴とする半導体回路。

IPC (2件)：

G11C 11/41 ( 200 6.01) ,  G06F 3/00 ( 200 6.01)

FI (2件)：

G11C 11/34 M ,  G06F 3/00 J

引用特許：

出願人引用 (2件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-063637   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 特開平4-252494