特許

J-GLOBAL ID：201103074535347759

半導体記憶装置の製造方法

発明者： 川上 幸也
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮本 恵司
公報種別：特許公報
出願番号（国際出願番号）：特願2001-075303
公開番号（公開出願番号）：特開2002-280529
特許番号：特許第4344908号
出願日： 2001年03月16日
公開日（公表日）： 2002年09月27日
請求項（抜粋）：

【請求項1】積層型容量素子を有する半導体記憶装置の製造方法において、 第1導電型の第1層上部に、開口部を有する第2導電型のチャネルストッパ層を形成する工程と、 全面に絶縁膜を堆積した後、レジストパターンをマスクとして、MISFETのチャネルが形成される領域を除く前記開口部上の前記絶縁膜を除去する工程と、 前記MISFETのチャネルが形成される領域を除く前記開口部上の前記絶縁膜が除去された、前記絶縁膜をマスクとして、前記開口部に第2導電型のイオンを注入した後、酸化、アニール処理を施し、前記チャネルストッパ層よりも深い領域まで第2導電型からなるバリア層を形成すると共に、前記開口部上に前記絶縁膜よりも薄い酸化膜を形成する工程と、 前記薄い酸化膜を通して、自己整合的に第1導電型のイオンを注入して、前記バリア層内部に第1導電型からなる拡散層を形成する工程と、 前記拡散層上の前記薄い酸化膜を除去した後、該拡散層と接続される前記積層型容量素子の容量下部電極を形成する工程と、を少なくとも有し、 前記バリア層と前記拡散層との接合面の最深部が、前記第1層と前記チャネルストッパ層との接合面の最浅部よりも深くなるように設定されていることを特徴とする半導体記憶装置の製造方法。

IPC (2件)：

H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01)

FI (4件)：

H01L 27/10 691 ,  H01L 27/10 621 Z ,  H01L 27/10 671 Z ,  H01L 27/10 681 D

引用特許：

出願人引用 (4件)

• 特開昭63-192268
  
• 特開昭61-089623
  
• 特開平1-214171
  
• ダイナミックRAM
  公報種別：公開公報   出願番号：特願平4-061731   出願人：富士通株式会社

審査官引用 (5件)

• 特開昭63-192268
  
• 特開昭63-192268
  
• ダイナミックRAM
  公報種別：公開公報   出願番号：特願平4-061731   出願人：富士通株式会社
• 特開昭61-089623
  
• 特開平1-214171