特許

J-GLOBAL ID：201103076123439791

半導体装置の配線形成方法

発明者： 茂木 大樹 ,  金子 誠実
出願人/特許権者： 川崎マイクロエレクトロニクス株式会社
代理人 (2件)： 小杉 佳男 ,  山田 正紀
公報種別：特許公報
出願番号（国際出願番号）：特願平11-074826
公開番号（公開出願番号）：特開2000-269218
特許番号：特許第3848795号
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
請求項（抜粋）：

【請求項1】 メタル層の上にポジレジストあるいはネガレジストのうちの一方のフォトレジストからなる第1のレジスト膜を形成し、 該第1のレジスト膜を、メタル配線用マスクを介在させた光で露光して現像することにより前記メタル層上にメタル配線パターンの第1のレジスト膜を残し、 前記メタル層およびメタル配線パターンの第1のレジスト膜上に、ポジレジストあるいはネガレジストのうちの、前記一方のフォトレジストとは別の種類のフォトレジストからなる第2のレジスト膜を形成し、 該第2のレジスト膜を、前記メタル配線用マスクを介在させるとともにピントを外した光で露光して現像することにより、前記メタル層上に、前記メタル配線パターンの第1のレジスト膜を残しつつ、該第1のレジスト膜とは離れた第2のレジスト膜を残し、 前記メタル層の、前記第1および第2のレジスト膜のいずれからも露出した領域をエッチングすることにより、前記第1のレジスト膜下にメタル配線パターンを有するメタル層を形成し、また、前記第2のレジスト膜下にダミーのメタル配線パターンを有するメタル層を形成し、 前記メタル層上の、第1および第2のレジスト膜を除去することを特徴とする半導体装置の配線形成方法。

IPC (2件)：

H01L 21/3205 ( 200 6.01) ,  H01L 23/52 ( 200 6.01)

FI (2件)：

H01L 21/88 B ,  H01L 21/88 S

引用特許：

審査官引用 (2件)

• 特開平2-189922
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-073706   出願人：三菱電機株式会社