特許
J-GLOBAL ID：201103076793877544
集積回路設計方法および集積回路設計装置
発明者：
出願人/特許権者：
代理人 (7件)：
三好 秀和
, 岩▲崎▼ 幸邦
, 川又 澄雄
, 中村 友之
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：特許公報
出願番号（国際出願番号）：特願2000-085316
公開番号（公開出願番号）：特開2001-274252
特許番号：特許第3660194号
出願日： 2000年03月24日
公開日（公表日）： 2001年10月05日
請求項（抜粋）：
【請求項1】 上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、 前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、 前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、 前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも1個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計方法。
IPC (2件)：
FI (3件)：
H01L 21/82 W
, G06F 17/50 654 G
, G06F 17/50 658 U
