半導体メモリ装置

発明者： , , ,
出願人/特許権者：
代理人 (3件)：大塚康徳 , 丸山幸雄 , 大塚康弘
公報種別：特許公報
出願番号（国際出願番号）：特願2000-398210
公開番号（公開出願番号）：特開2001-223347
特許番号：特許第3957039号
出願日： 2000年12月27日
公開日（公表日）： 2001年08月17日
請求項（抜粋）：

【請求項1】列方向に並べて配列され、各々が前記列方向に平行に配列された複数のビットライン対を含む、複数のメモリブロックと、 2つの隣接したメモリブロックの間に各々配列された複数の感知増幅器ブロックと、前記各感知増幅器ブロックに行方向に沿って配列された部分を有する第1、第2入/出力ライン対とを含み、前記各感知増幅器ブロックは、対応するメモリブロックの間に配列された入/出力ライン対を対応する各メモリブロックに配列された対応するビットライン対に連結させるための列選択ゲートの入/出力ゲート領域を含み、前記第1入/出力ライン対は、対応する各メモリブロックに配列された第1グループのビットライン対に連結され、前記第2入/出力ライン対は、対応する各メモリブロックに配列された第2グループのビットライン対に連結され、前記第1入/出力ライン対のうち行方向に沿うように前記第1グループのビットライン対と交差する第1部分は、対応する感知増幅器ブロックの入/出力ゲート領域に配列され、前記第1入/出力ライン対のうち残りの第2部分は、前記第1グループのビットライン対と前記第2グループのビットライン対との間のインターフェース領域と、前記対応する感知増幅器ブロックのうち前記入/出力ゲート領域以外の領域とに配列されていることを特徴とする半導体メモリ装置。

IPC (4件)：

H01L 21/8242 ( 200 6.01) , H01L 27/108 ( 200 6.01) , G11C 11/4096 ( 200 6.01) , G11C 11/401 ( 200 6.01)

FI (4件)：

H01L 27/10 681 F , G11C 11/34 354 R , G11C 11/34 362 H , G11C 11/34 371 K

引用特許：

出願人引用 (3件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-087212 出願人：株式会社東芝
特開平2-078268
特開平3-214669

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-087212 出願人：株式会社東芝
特開平2-078268
特開平2-078268

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