特許

J-GLOBAL ID：201103080686407303

半導体素子の製造方法

発明者： ネイス ラヤディ ,  サイレッシュ マンシン マーチャント ,  シモン ジョン モロイ ,  プラディップ クマール ロイ
出願人/特許権者： ルーセント テクノロジーズ インコーポレーテッド
代理人 (11件)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  臼井 伸一 ,  藤野 育男 ,  越智 隆夫 ,  本宮 照久 ,  高梨 憲通 ,  朝日 伸光 ,  高橋 誠一郎 ,  吉澤 弘司
公報種別：特許公報
出願番号（国際出願番号）：特願2000-328233
公開番号（公開出願番号）：特開2001-196455
特許番号：特許第4187399号
出願日： 2000年10月27日
公開日（公表日）： 2001年07月19日
請求項（抜粋）：

【請求項1】 半導体素子の製造方法であって、 基板の近傍に第1導電層を形成するステップと、 該第1導電層上にエッチング停止層を形成するステップと、 該エッチング停止層上に誘電率が低い材料層を形成するステップと、前記誘電率が低い材料層は4未満の誘電率を有し、 該誘電率が低い材料層を貫いてバイアを形成して、底部で前記エッチング停止層を露出させ、多孔性側壁を形成するステップと、 前記露出したエッチング停止層をエッチング剤を使用してエッチングし、一方で該エッチング剤が前記エッチング停止層からエッチングされた材料と反応して、前記バイアの前記多孔性側壁及び底部を被覆するポリマー層を形成するステップと、 前記バイアの底部から前記ポリマー層をエッチングするステップと、 前記バイア内に導電性要素を形成し、かつ前記第1導電層に接触させるステップを含み、前記ポリマー層は前記導電性要素から前記バイアの側壁を分離する ことを含む半導体素子の製造方法。

IPC (3件)：

H01L 21/768 ( 200 6.01) ,  H01L 21/3065 ( 200 6.01) ,  H01L 23/522 ( 200 6.01)

FI (3件)：

H01L 21/90 A ,  H01L 21/302 105 A ,  H01L 21/90 J

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-329265   出願人：松下電器産業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-178463   出願人：ソニー株式会社
• 多層配線の形成方法
  公報種別：公開公報   出願番号：特願平5-282237   出願人：日本電気株式会社
• 多孔性誘電体の金属被覆法
  公報種別：公開公報   出願番号：特願平9-345428   出願人：テキサスインスツルメンツインコーポレイテツド