特許
J-GLOBAL ID：201103081980449002
半導体ウェハ、及び半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (5件)：
三好 秀和
, 岩▲崎▼ 幸邦
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2010-155572
公開番号（公開出願番号）：特開2011-192954
出願日： 2010年07月08日
公開日（公表日）： 2011年09月29日
要約：
【課題】化合物半導体層を有する半導体ウェハを複数のチップに分割するブレードの損傷及び半導体ウェハ分割時の歩留まり低下を抑制できる、半導体ウェハ、及び半導体装置の製造方法を提供する。【解決手段】シリコン基板とシリコン基板より硬度の高い化合物半導体層を含む積層体とを積層した半導体ウェハ1を準備するステップと、積層体をシリコン基板が露出するまでエッチングして、平行に延伸するストライプ状の複数の溝が形成されたトレンチ領域21を格子状に形成するステップと、溝の内部に化合物半導体層よりも硬度の低い材料を埋め込むステップと、トレンチ領域21に周囲を囲まれた素子配置領域に半導体装置22を形成するステップと、トレンチ領域21の内側に定義されるダイシングライン300をブレードを用いてダイシングして、半導体ウェハ1を半導体装置22毎に複数のチップに分割するステップとを含む。【選択図】図1
請求項（抜粋）：
シリコン基板と前記シリコン基板より硬度の高い化合物半導体層を含む積層体とを積層した半導体ウェハを準備するステップと、
前記積層体の一部を厚さ方向に前記シリコン基板が露出するまでエッチング除去して、互いに平行に延伸するストライプ状の複数の溝が形成されたトレンチ領域を格子状に形成するステップと、
前記溝の内部に前記化合物半導体層よりも硬度の低い材料を埋め込んで埋め込み領域を形成するステップと、
前記トレンチ領域に周囲を囲まれた前記積層体の素子配置領域のそれぞれに、半導体装置を形成するステップと、
前記トレンチ領域の内側に定義される複数の前記埋め込み領域を含むダイシングラインを、ブレードを用いてダイシングすることによって、前記半導体ウェハを前記半導体装置毎に複数のチップに分割するステップと
を含むことを特徴とする半導体装置の製造方法。
IPC (1件)：
FI (3件)：
H01L21/78 L
, H01L21/78 F
, H01L21/78 Q
