特許
J-GLOBAL ID：201103083720530194
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
井上 一
, 布施 行夫
, 大渕 美千栄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-285255
公開番号（公開出願番号）：特開2003-092388
特許番号：特許第3675381号
出願日： 2001年09月19日
公開日（公表日）： 2003年03月28日
請求項（抜粋）：
【請求項1】 不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む、半導体装置の製造方法。 半導体層の上方に第1絶縁層を形成する工程、 前記第1絶縁層の上方に第1導電層を形成する工程、 前記ロジック回路領域内の前記第1導電層の上方にマスク絶縁層を形成する工程、 前記第1導電層と前記マスク絶縁層との上方にストッパ層を形成する工程、 前記ストッパ層と前記マスク絶縁層と前記第1導電層とを選択的にエッチングして、前記メモリ領域内にワードゲート層を形成し、かつ、前記ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、 前記メモリ領域と前記ロジック回路領域との全面にONO膜を形成する工程、 前記ONO膜の上方に第2導電層を形成する工程、 前記第2導電層を異方性エッチングすることにより、前記メモリ領域内の前記ワードゲート層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成するとともに、前記ロジック回路領域内の前記ゲート電極の両側面に、前記ONO膜を介してサイドウォール状の導電層を形成する工程、 前記不揮発性記憶装置のソース領域またはドレイン領域となる第1不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第2不純物層とを形成する工程、 前記ゲート電極の両側面に残存させられた前記ONO膜と前記サイドウォール状の導電層とを除去する工程、 前記メモリ領域と前記ロジック回路領域との全面に第2絶縁層を形成する工程、 前記第2絶縁層を異方性エッチングすることにより、前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、 前記第1不純物層と前記第2不純物層との表面にシリサイド層を形成する工程、 前記メモリ領域と前記ロジック回路領域との全面に第3絶縁層を形成する工程、 前記ストッパ層が露出するまで前記第3絶縁層を研磨する工程、 前記ストッパ層を除去する工程、 前記メモリ領域内の前記ワードゲート層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
IPC (5件)：
H01L 27/10
, H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 481
, H01L 27/10 434
, H01L 29/78 371
出願人引用 (5件)
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審査官引用 (5件)
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