特許

J-GLOBAL ID：201103085981938800

水平出力発生回路

発明者： 森田 久雄 ,  毛利部 宏 ,  竹谷 信夫 ,  澁谷 竜一 ,  安藤 仁
出願人/特許権者： パナソニック株式会社
代理人 (3件)： 岩橋 文雄 ,  内藤 浩樹 ,  永野 大介
公報種別：特許公報
出願番号（国際出願番号）：特願平11-265595
公開番号（公開出願番号）：特開2001-094822
特許番号：特許第4415430号
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
請求項（抜粋）：

【請求項1】 水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路部と、 前記エッジ信号でトリガーされ初期化し、初期化後は1づつカウントアップし、カウンタがオーバーフローした場合はオーバーフロー信号を出力する有限長ビットの第1のアップカウンタ部と、 前記エッジ信号と前記オーバーフロー信号との論理和を演算する第1のOR回路部と、 前記第1のOR回路部の出力が活性化された場合は初期値として位相差情報をロードし、前記第1のOR回路部の出力が活性化されていない通常状態の場合は所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する第2のアップカウンタ部と、 前記エッジ信号をトリガーとしてリセットされ、前記オーバーフロー信号でセットされるセットリセット回路部と、 前記第1のアップカウンタ部の出力が0の場合に前記第2のアップカウンタ部の出力を正転で出力し、前記第1のアップカウンタ部の出力が1の場合に前記第2のアップカウンタ部の出力を反転して出力する極性反転回路部と、 前記セットリセット回路部の出力と前記極性反転回路部の出力との論理和を演算する第2のOR回路部と、 を有する水平出力発生回路。

IPC (2件)：

H04N 5/06 ( 200 6.01) ,  H04N 5/12 ( 200 6.01)

FI (2件)：

H04N 5/06 Z ,  H04N 5/12 Z

引用特許：

出願人引用 (3件)

• 同期信号検出回路
  公報種別：公開公報   出願番号：特願平7-071366   出願人：株式会社東芝, 東芝エー・ブイ・イー株式会社
• 特開平3-097375
  
• 特開昭62-230112
  

審査官引用 (3件)

• 同期信号検出回路
  公報種別：公開公報   出願番号：特願平7-071366   出願人：株式会社東芝, 東芝エー・ブイ・イー株式会社
• 特開平3-097375
  
• 特開昭62-230112