特許

J-GLOBAL ID：201103086560522253

半導体記憶装置

発明者： 中 陦 孝 雄 ,  瀬 川 真
出願人/特許権者： 株式会社東芝
代理人 (4件)： 佐藤 一雄 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘
公報種別：特許公報
出願番号（国際出願番号）：特願2000-089702
公開番号（公開出願番号）：特開2001-273775
特許番号：特許第4095751号
出願日： 2000年03月28日
公開日（公表日）： 2001年10月05日
請求項（抜粋）：

【請求項1】 各々が同数のメモリセルを有している第1および第2のセルアレイと、 第1乃至第2n-1(n≧1)の出力選択制御回路と、 前記第1乃至第2n-1の出力選択制御回路に対応して設けられ、対応する出力選択制御回路の出力を受ける第1乃至第2n-1の出力トランジスタ回路と、 第1乃至第4n-2の出力信号線とを備え、 前記第1および第2のセルアレイは、各々k(k≧2)個の第1乃至第kのセクション部に分割され、各セクション部は2n-1個の第1乃至第2n-1の入出力部と少なくとも1個の予備の入出力部とを有し、 前記第i(i=1,...n-1)の出力選択制御回路は、第1のセルアレイの第1乃至第kのセクション部の各々の第2i-1の入出力部の出力を第2i-1の出力信号線を介して受けるとともに第1のセルアレイの第1乃至第kのセクション部の各々の第2iの入出力部の出力を第2iの出力信号線を介して受け、 前記第nの出力選択制御回路は第1のセルアレイの第1乃至第kのセクション部の各々の第2n-1の入出力部の出力を第2n-1の出力信号線を介して受けるとともに第1のセルアレイの各セクション部の予備の入出力部の出力を第2nの出力信号線を介して受け、 前記第n+i(i=1,...,n-1)の出力選択制御回路は第2のセルアレイの第1乃至第kのセクション部の各々の第2i-1の入出力部の出力を第(2n+2i-1)の出力信号線を介して受けるとともに第2のセルアレイの第1乃至第kのセクション部の各々の第2iの入出力部の出力を第(2n+2i)の出力信号線を介して受ける、ことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/41 ( 200 6.01) ,  G11C 11/417 ( 200 6.01)

FI (2件)：

G11C 11/34 301 E ,  G11C 11/34 305

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-179126   出願人：日本電気株式会社

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-179126   出願人：日本電気株式会社