特許
J-GLOBAL ID：201103087968863969
ナンド型フラッシュメモリ素子及びその駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：特許公報
出願番号（国際出願番号）：特願2000-371575
公開番号（公開出願番号）：特開2001-176284
特許番号：特許第3954301号
出願日： 2000年12月06日
公開日（公表日）： 2001年06月29日
請求項（抜粋）：
【請求項1】 m本のビットラインを共有する複数のセルブロックを有し、前記各セルブロックはストリング選択ライン、n本のワードラインならびに接地選択ラインを含むセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、n本のワード制御ラインならびに接地制御ラインを有するロウデコーダとを備えるナンド型フラッシュメモリ素子であって、
前記各ブロック駆動部は、
前記各セルブロックのストリング選択ラインと前記ストリング制御ラインとの間に介在するストリング駆動トランジスタと、
前記各セルブロックのn本のワードラインと前記n本のワード制御ラインとの間に介在するn個のワード駆動トランジスタと、
前記各セルブロックの接地選択ラインと前記接地制御ラインとの間に介在する接地駆動トランジスタと、
前記n個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極と接続された第1駆動制御ラインと、
前記n個のワード駆動トランジスタのうち偶数番目のワード駆動トランジスタのゲート電極と接続された第2駆動制御ラインとを含み、
前記m本のビットラインに各々接続されたm個のストリングのうちの選択されたストリングのn個のセルトランジスタのうちからいずれか一つのセルトランジスタを選択的にプログラムさせるに際し、前記選択されたストリングと接続されたブロック駆動部の奇数番目のワード駆動トランジスタのゲート電極ならびに偶数番目のワード駆動トランジスタのゲート電極のうちいずれか一つのグループのゲート電極にプログラム電圧より高い第1電圧が印加され、他の一つのグループのゲート電極にプログラム電圧より低くパス電圧より高い第2電圧が印加されることを特徴とするナンド型フラッシュメモリ素子。
IPC (3件)：
G11C 16/06 ( 200 6.01)
, G11C 16/04 ( 200 6.01)
, G11C 16/02 ( 200 6.01)
G11C 17/00 633 D
, G11C 17/00 622 E
, G11C 17/00 611 G
