特許
J-GLOBAL ID：201103092213804923
プロセッサ装置および集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：特許公報
出願番号（国際出願番号）：特願平11-004398
公開番号（公開出願番号）：特開2000-207204
特許番号：特許第3867427号
出願日： 1999年01月11日
公開日（公表日）： 2000年07月28日
請求項（抜粋）：
【請求項1】 一連のインストラクションを順次プリフェッチする複数のプリフェッチ手段と、
前記複数のプリフェッチ手段に対応して設けられ、前記プリフェッチしたインストラクションより、少なくとも処理順序が連続でなくなるインストラクションを検出する複数のプリデコーダと、
前記プリデコーダにおいて前記処理順序が連続でなくなるインストラクションを検出した場合に、当該プリデコーダに対応した前記プリフェッチ手段とは異なる他のプリフェッチ手段に、当該一連のインストラクションとは連続でない新たな一連のインストラクションをプリフェッチさせるプリフェッチ制御手段と、
前記複数のプリデコーダより、実行対象のインストラクションを有するプリデコーダを順次選択し、当該インストラクションを順次読み出す選択手段と、
前記読み出されたインストラクションに従った所定の処理を実行するプロセッサ手段と
を有し、
前記プリフェッチ手段は、プログラムモジュールを適宜呼び出しながら所望の処理を実行するメインプログラムを構成するインストラクションを順次プリフェッチする第1のプリフェッチ手段と、各々所定の処理を行う複数の前記プログラムモジュールを構成するインストラクションを順次プリフェッチする複数の第2のプリフェッチ手段とを有し、
前記プリフェッチ制御手段は、前記プリデコーダにおいて前記プログラムモジュールを呼び出すインストラクションを検出した場合に、前記他のプリフェッチ手段に、当該呼び出された新たなプログラムモジュールをプリフェッチさせる
プロセッサ装置。
IPC (1件)：
FI (1件)：
引用特許：
前のページに戻る
