特許
J-GLOBAL ID：201103097116960670
不揮発性半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
,
代理人 (6件)：
鈴江 武彦
, 村松 貞男
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2000-297450
公開番号（公開出願番号）：特開2002-110822
特許番号：特許第4074054号
出願日： 2000年09月28日
公開日（公表日）： 2002年04月12日
請求項（抜粋）：
【請求項1】 半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1導電膜を形成する工程と、
前記第1導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第2導電膜を形成する工程と、
前記第1、第2導電膜及び前記第2絶縁膜をパターニングして、前記第1絶縁膜、前記第1導電膜、前記第2絶縁膜、及び前記第2導電膜を有し、前記第1、第2導電膜がそれぞれ浮遊ゲート及び制御ゲートとして機能するメモリセルトランジスタの積層構造と、前記第1絶縁膜、前記第1導電膜、前記第2絶縁膜、及び前記第2導電膜を有し、前記第1導電膜がゲート電極として機能する第1周辺トランジスタの積層構造と、第2周辺トランジスタのゲート電極とを形成し、且つ前記第1周辺トランジスタの積層構造の前記第2絶縁膜及び前記第2導電膜の一部を除去して前記第1導電膜の一部を露出させる工程と、
前記メモリセルトランジスタ及び前記第1周辺トランジスタの前記積層構造の上面及び側壁と、前記第2周辺トランジスタのゲート電極の上面及び側壁とを覆い、前記半導体基板上に第3絶縁膜を形成する工程と、
前記半導体基板上に、前記メモリセルトランジスタ及び前記第1周辺トランジスタの前記積層構造、並びに前記第2周辺トランジスタのゲート電極を埋め込むように第4絶縁膜を形成する工程と、
前記第4絶縁膜をリフローして平坦化する工程と、
前記第4絶縁膜上に第5絶縁膜を形成する工程と、
前記第1周辺トランジスタの前記第1導電膜の前記一部に達し、前記第4絶縁膜を貫通する開口を含む第1コンタクトホールを形成する工程と、
前記第1コンタクトホール内を、導電性を有し且つ前記第4絶縁膜より溶融温度が高い補強部材により埋め込み、第1コンタクトプラグを形成する工程と、
前記第1コンタクトプラグを形成した後、前記第2周辺トランジスタの不純物拡散層に達し、前記第4絶縁膜を貫通する開口を含む第2コンタクトホールを形成する工程と、
前記第2コンタクトホールの底部の前記半導体基板中に不純物を注入する工程と、
RTA法による熱処理を行って、注入した前記不純物を活性化する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (5件)：
H01L 21/8247 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
, H01L 21/768 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
H01L 27/10 434
, H01L 21/90 A
, H01L 21/90 C
, H01L 29/78 371
