コンピュータシステム及び表示制御回路

発明者：
出願人/特許権者：
代理人 (2件)：上柳雅誉 , 須澤修
公報種別：特許公報
出願番号（国際出願番号）：特願平11-304031
公開番号（公開出願番号）：特開2000-132153
特許番号：特許第4631112号
出願日： 1999年10月26日
公開日（公表日）： 2000年05月12日
請求項（抜粋）：

【請求項1】画像画素の行と列に並んだ画素の値を表す更新データ信号と、前記更新データ信号がその値を表す画素の行と列を特定する対応した更新アドレス信号と、を生成する中央処理装置と、記憶位置の行と列に編成された記憶位置を合わせて提供する0からN-1の番号が付けられたN個の別々に動作可能なメモリモジュールからなり、(n(mod)N)番目のメモリモジュールはn番目の記憶位置の行を有しており、一回に一つのモジュールだけに前記更新データ信号で表された値を対応する更新アドレス信号で表された記憶位置の行と列に格納するために前記更新データ信号及び前記更新アドレス信号に応答し、さらに提供されたメモリリフレッシュアドレス信号で特定された全てのメモリモジュール内の記憶位置の内容を同時に表すメモリ出力信号を生成する画像メモリと、連続して走査された複数のメモリ列のそれぞれに従って次のメモリ行の位置を連続して特定する前記メモリリフレッシュアドレス信号を生成し、前記画像メモリへ提供するリフレッシュアドレスジェネレータと、それぞれの表示行に従って次の表示列位置に、前記メモリリフレッシュアドレス信号に応答して生成された前記メモリ出力信号で表された画素値を表示する表示装置と、前記画像メモリと前記表示装置との間配置されたビット順並べ替え網と、を含み、前記記憶位置は、それぞれM個の画素値を保有しており、前記メモリリフレッシュアドレス信号は、次のメモリ行の位置を次のメモリ列に従って特定する前に、走査された複数のメモリ列のそれぞれに従って次のメモリ行位置を連続してM回特定するものであり、前記メモリ出力信号は、前記記憶位置それぞれの内容をビット列として表しているものであり、前記ビット順並べ替え網は、前記メモリリフレッシュアドレス信号が次のメモリ行の位置を所定のメモリ列に従って連続してM回特定するそれぞれ毎回異なる順序並べ替えスキームに従ってビット列の順序を並べ替え、オメガ網を含むことを特徴とするコンピュータシステム。

IPC (1件)：

G09G 5/00 ( 200 6.01)

FI (1件)：

G09G 5/00 520 T

引用特許：

審査官引用 (10件)

特開平4-278652
特開平4-145493
高速ビットマップ・アクセス制御装置及び制御方法
公報種別：公開公報出願番号：特願平5-180384 出願人：富士通株式会社

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