特許

J-GLOBAL ID：201103097967995700

半導体集積回路装置及びそれを用いた情報処理装置

発明者： 西井 修 ,  外村 元伸 ,  津野田 賢伸
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： ポレール特許業務法人 ,  小川 勝男
公報種別：特許公報
出願番号（国際出願番号）：特願2000-206861
公開番号（公開出願番号）：特開2002-025276
特許番号：特許第4033609号
出願日： 2000年07月04日
公開日（公表日）： 2002年01月25日
請求項（抜粋）：

【請求項1】第1の複数ビットの信号線、第2の複数ビットの信号線を入力とし、該第1の信号線と該第2の信号線の複数ビットの加算結果と比較される複数ビットの情報を記憶したメモリ集合体とを有し、該メモリ集合体の中の、複数のビット番号のメモリセルと接続するワイアードORないしワイアードAND信号を有し、該メモリ集合体のビットnに対応するメモリセルが、上記第1の信号線のビットnと上記第2の信号線のビットnと上記第1の信号線のビット(n-1)と上記第2の信号線のビット(n-1)に依存する信号A(1)か、あるいは上記第1の信号線のビットnと上記第2の信号線のビットnと上記第1の信号線のビット(n+1)と上記第2の信号線のビット(n+1)に依存する信号A(2)のいずれか一方と、ビット番号(n+1)、ビット番号(n-1)のいずれか一方のメモリセルの記憶情報を示す信号線とを入力し、上記信号A(1)とビットnのメモリセルの値とビット(n-1)のメモリセルの値に依存する条件かあるいは上記信号A(2)とビットnのメモリセルの値とビット(n+1)のメモリセルの値に依存する条件かのいずれか一方によって上記ワイアードORないしワイアードAND信号をプルダウンあるいはプルアップし、 上記連想メモリの連想結果に従いワード線を介してアクセスされる第2のメモリをもち、上記第2のメモリは各々のメモリセルが2本のワード線と4本のデータ線を有する2ポートメモリであり、上記連想メモリは、上記第1の信号線値と上記第2の信号線値の加算の結果、下位からの桁上がりが0のケースに対応する第1のヒット線群と上記第1の信号線値と上記第2の信号線値の加算の結果、下位からの桁上がりが1のケースに対応する第2のヒット線の両方を上記第2のメモリに出力し、上記第2のメモリでは上記第1のヒット線群に従い上記第1のデータを読みだし、上記第2のヒット線群に従い第2のデータを読みだし、該当加算の下位からの桁上がり結果に従い上記第1のデータと上記第2のデータを選択することを特徴とする半導体連想メモリ集積回路装置。

IPC (1件)：

G11C 15/04 ( 200 6.01)

FI (2件)：

G11C 15/04 601 W ,  G11C 15/04 E

引用特許：

審査官引用 (3件)

• 待ち時間の短縮されたメモリ
  公報種別：公開公報   出願番号：特願平7-211201   出願人：サン・マイクロシステムズ・インコーポレイテッド
• レジスタ選択システムおよび方法
  公報種別：公開公報   出願番号：特願平9-207642   出願人：ヒューレット・パッカード・カンパニー
• 特開平2-192098