特許
J-GLOBAL ID：201103098380517071
接合型FET半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：特許公報
出願番号（国際出願番号）：特願2000-561663
特許番号：特許第3793841号
出願日： 1999年07月12日
請求項（抜粋）：
【請求項1】 第1導電形の第1半導体領域(2)及び該第1半導体領域(2)上に形成された第2半導体領域(3)を有し、
該第2半導体領域(3)の表面部分に第1導電形に高ドープされた接触層(8)が形成され、
該接触層(8)の表面上にソースとしての第1接触部(7)を有し、
前記第1半導体領域(2)の表面上に、ゲートとしてのリング状の第2接触部(9)を有し、
前記第1接触部(7)を、前記リング状の第2接触部(9)で上から見て取り囲んだ構造を持つ縦形のJ-FET半導体装置において、
第1導電形と反対導電形の第2導電形のリング状の第3半導体領域(5)が、前記第1半導体領域(2)内に形成されており、
前記第2導電形の第4半導体領域(6)が、前記第1接触部(7)に直に接して配置され、前記接触層(8)の下に該接触層(8)に接するように、イオン注入により形成されており、かつ前記接触層(8)の縁部は前記第4半導体領域(6)により被覆されておらず、
かつ前記リング状の第3半導体領域(5)は、該第1半導体領域(2)内で前記第4半導体領域(6)の下方に延びており、上から見て前記第3半導体領域(5)と前記第4半導体領域(6)が少なくとも部分的に重複しており、
前記リング状の第3半導体領域(5)に前記第2接触部(9)が、前記第4半導体領域(6)に前記第1接触部(7)が各々接続しており、
前記第1半導体領域(2)と前記第4半導体領域(6)間に、前記第2接触部(9)を介して前記第3半導体領域(5)に加わるゲート電圧により制御される少なくとも1つのチャネル領域(11)が形成されたことを特徴とする縦型J-FET半導体装置。
IPC (3件)：
H01L 29/80 ( 200 6.01)
, H01L 29/808 ( 200 6.01)
, H01L 21/337 ( 200 6.01)
H01L 29/80 V
, H01L 29/80 C
