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J-GLOBAL ID：201202201516177643   整理番号：12A0672185

Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス

Basic Performance of a Logic-IP Compatible eDRAM with Cylinder Capacitors in Low-k/Cu BEOL Layers

著者 (18件)： 久米一平 (ルネサスエレクトロニクス) ,  井上尚也 (ルネサスエレクトロニクス) ,  肱岡健一郎 (ルネサスエレクトロニクス) ,  川原潤 (ルネサスエレクトロニクス) ,  武田晃一 (ルネサスエレクトロニクス) ,  古武直也 (ルネサスエレクトロニクス) ,  白井浩樹 (ルネサスエレクトロニクス) ,  風間賢也 (ルネサスエレクトロニクス) ,  桑原愼一 (ルネサスエレクトロニクス) ,  渡曾雅敏 (ルネサスエレクトロニクス) ,  佐甲隆 (ルネサスエレクトロニクス) ,  高橋寿史 (ルネサスエレクトロニクス) ,  小倉卓 (ルネサスエレクトロニクス) ,  泰地稔二 (ルネサスエレクトロニクス) ,  笠間佳子 (ルネサスエレクトロニクス) ,  坂本美里 (ルネサスエレクトロニクス) ,  羽根正巳 (ルネサスエレクトロニクス) ,  林喜宏 (ルネサスエレクトロニクス)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 111  号： 463(SDM2011 176-184)  ページ： 7-11  発行年： 2012年02月27日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 従来のeDRAMでは,M1とトランジスタの間にシリンダ容量を配置するために,極めて高いコンタクトを設ける必要がある。LSIの微細化に伴い,その高コンタクトに起因する寄生抵抗や寄生容量が大きくなり,ゲート遅延が増加しpure logicとのIP互換性の確保が困難になりつつある。そこで,シリンダ容量をM1~M2層間に挿入し,コンタクト(CT)高さを低減するLogic-IP compatible(LIC)構造の検討を行った。28nm世代の寸法を用いたシミュレーションによるゲート遅延見積りと,40nm世代のプロセスを用いて作製したLIC-eDRAMテストチップのゲート遅延測定ならびにDRAM動作の評価を行った。その結果,LIC構造を採用することで,従来構造よりも遅延劣化が大幅に改善し,例えばインバータ遅延の劣化量は,pure logicに対してΔτ_d<5%に抑えられることを確認した。また,LIC-eDRAMにおける書き込みテストにおいて,DRAMマクロがメモリ動作することを確認した。(著者抄録)

シソーラス用語： *DRAM ,  *マクロセル ,  誘電材料 ,  コンデンサ ,  構造 ,  ゲート回路 ,  遅延特性 ,  計算機シミュレーション ,  半導体チップ ,  インバータ ,  評価試験 ,  ナノテクノロジー
準シソーラス用語： *IP【集積回路】 ,  low-k材料 ,  シリンダキャパシタ ,  LIC構造 ,  LIC-eDRAM ,  ゲート遅延 ,  混載メモリ

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (5件)：

• YAMAGATA, Y. Proc. IEEE CICC, 2006. 2006, 421
• ARAI, S. IEEE IEDM Dig., 2001. 2001, 403
• HIJIOKA, K. IEEE IEDM Dig., 2010. 2010, 456
• AUGUR, R. Proc. AMC, 2010. 2010, 23
• KUME, I. SSDM2010. 2011

タイトルに関連する用語 (8件)： Cu ,  配線層 ,  シリンダ ,  キャパシタ ,  内包 ,  ロジック ,  IP ,  DRAM