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J-GLOBAL ID：201202205057350456   整理番号：12A0893912

10ビット320MS/sステージ-利得-誤差自己キャリブレーシパイプラインADC

A 10-b 320-MS/s Stage-Gain-Error Self-Calibration Pipeline ADC

著者 (5件)： TSENG Chien-Jian (National Taiwan Univ., Taipei, TWN) ,  CHEN Hung-Wei (National Taiwan Univ., Taipei, TWN) ,  SHEN Wei-Ting (National Taiwan Univ., Taipei, TWN) ,  CHENG Wei-Chih (National Taiwan Univ., Taipei, TWN) ,  CHEN Hsin-Shu (National Taiwan Univ., Taipei, TWN)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 47  号： 6  ページ： 1334-1343  発行年： 2012年06月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,90nm低電力CMOSプロセスにより作製した10ビット320MS/sパイプラインADCにおけるフォアグラウンド自己キャリブレーション技術を提案した。フォアグラウンド自己キャリブレーション技術は,キャリブレーションキャパシタアレイで帰還率を調整することにより,ステージ利得誤差を低減できる。作製したプロトタイプは,それぞれ,66.7と54.2dBのSFDRとSNDRで320MS/sの変換速度を達成した。全電力消費は42mWで,キャリブレーション回路を含み0.21mm²の能動チップ面積を占めた。

シソーラス用語： *パイプライン演算 ,  *AD変換器 ,  *利得 ,  キャリブレーション ,  *演算増幅器 ,  *CMOS構造 ,  ダイナミックレンジ ,  雑音特性 ,  SN比 ,  電力消費 ,  半導体チップ ,  面積 ,  コンパレータ ,  高速Fourier変換 ,  動特性
準シソーラス用語： SFDR ,  SNDR ,  自己校正

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： ステージ ,  利得 ,  誤差 ,  自己 ,  ADC