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J-GLOBAL ID：201202206260197988   整理番号：12A1143488

低電力SoC応用のための,PRNGを用いた時間差累算器を有する0.004mm²250μW ΔΣ TDC及び0.012mm²2.5mWバングバングディジタルPLL

A 0.004mm² 250μW AΣ TDC with Time-Difference Accumulator and a 0.012mm² 2.5mW Bang-Bang Digital PLL Using PRNG for Low-Power SoC Applications

著者 (9件)： HONG Jong-Phil (Samsung Electronics, Yongin, KOR) ,  KIM Sung-Jin (Samsung Electronics, Yongin, KOR) ,  LIU Jenlung (Samsung Electronics, Yongin, KOR) ,  XING Nan (Samsung Electronics, Yongin, KOR) ,  JANG Tae-Kwang (Samsung Electronics, Yongin, KOR) ,  PARK Jaejin (Samsung Electronics, Yongin, KOR) ,  KIM Jihyun (Samsung Electronics, Yongin, KOR) ,  KIM Taeik (Samsung Electronics, Yongin, KOR) ,  PARK Hojin (Samsung Electronics, Yongin, KOR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2012  ページ： 240-241,241A  発行年： 2012年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 利得ブーストモード及び擬似乱数発生器(PRNG)を用いた,合成可能バングバング位相・周波数検出器からなる,面積効率の良い低電力,高速同調ディジタルPLL(DPLL)と,時間差累算器を有する時間領域低電力ΔΣ時間-ディジタル変換器(TDC)を述べた。提案したTDC及びDPLLを,32nm CMOSプロセスで作製し,それらの性能を考察した。TDC及びDPLLの活性面積は,それぞれ,0.004mm²,0.012mm²であると述べた。TDCの測定電力消費は,10MS/s入力信号に対して250μWであり,DPLLの電流消費は3mAであると述べた。

シソーラス用語： *信号変換器 ,  *位相同期ループ ,  超LSI ,  乱数発生器 ,  擬似乱数 ,  累算器 ,  回路合成 ,  回路特性
準シソーラス用語： SOC【IC】 ,  システムオンチップ ,  時間ディジタル変換器

分類 (1件)： その他の電子回路  (NC05090X)

タイトルに関連する用語 (7件)： 低電力 ,  SOC ,  応用 ,  時間差 ,  累算器 ,  TDC ,  PLL