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J-GLOBAL ID：201202207572236090   整理番号：12A0809107

順序回路状態フリーズによるシングルイベントアップセットの緩和

Single event upset mitigation by means of a sequential circuit state freeze

著者 (1件)： SMITH Farouk (Nelson Mandela Metropolitan Univ., Summerstrand, Port Elizabeth 6031, South Africa)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 52  号： 6  ページ： 1233-1240  発行年： 2012年06月 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本文では,不揮発性FPGAにおけるシングルイベントトランジェント(SET)およびシングルイベントアップセット(SEU)に対して順序回路を強化する新しい設計法を記述する。二重化冗長(DMR)を用いて順序回路内のSETの存在を検出するが,DMR解法はSETを検出できるだけで,SETをマスクしたり,補正したりできない。それ故,検出後にエラーをマスクし,補正するためには外部機能を必要とする。本提案の方法の中心となる概念は,SETが検出された場合に特別な状態で順序回路を”フリーズ”することである。SETが消散するやいなや,順序回路は”アンフローズン”になり,正常動作を行い続けられる。短いSET寿命に対する非常に長い回路クロック周期により,”フローズン”状態は普通は1クロック周期以上には持続しない。本提案の方式はハードウェアオーバヘッドが最少で済む遅延不感応用に適している。本提案のDMR方法をITC99ベンチマークで十分に試験する。SETが検出されると1クロック周期の僅かな遅延で,本提案の方法は不揮発性FPGAにおけるSETによるエラーに対して耐性を得る。Copyright 2012 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *SEU【シングルイベント】 ,  *順序回路 ,  *過渡現象 ,  *論理設計 ,  不揮発性メモリ ,  *FPGA ,  並列冗長 ,  誤り訂正 ,  計数器 ,  コンパレータ ,  *氷結 ,  組合せ回路 ,  電力消費 ,  *冗長性
準シソーラス用語： SET【シングルイベント】 ,  二重化冗長

分類 (2件)： 論理回路  (NC05070B) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (3件)： 順序回路 ,  シングルイベントアップセット ,  緩和