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J-GLOBAL ID：201202215293351566   整理番号：12A0524127

リコンフィギャラブルFFTプロセッサのパワーと面積の最小化:3GPP-LTE例

Power and Area Minimization of Reconfigurable FFT Processors: A 3GPP-LTE Example

著者 (3件)： YANG Chia-Hsiang (National Chiao Tung Univ., Hsinchu, TWN) ,  YU Tsung-Han (Univ. California at Los Angeles, CA, USA) ,  MARKOVIC Dejan (Univ. California at Los Angeles, CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 47  号： 3  ページ： 757-768  発行年： 2012年03月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速Fourier変換(FFC)は時間領域信号の位相と周波数成分の解析をするDSP技術で重要であり,その応用面は拡がってフレキシビリティとエネルギー効率が重要になっている。本稿の手法はアルゴリズム,アーキテクチャ,回路変数から得たパワーと面積のトレードオフに基づいている。フレキシビリティのある高エネルギー効率を達成する主な技術は基数因数分解とその後のアーキテクチャ並列化と遅延線回路である。フレキシビリティは基数2/4/8/16因数分解をサポートするリコンフィギャラブル処理ユニットで与えられる。この考えを立証するために,65nmCMOSで3GPP-LTE用の128~2048ポイントFFTプロセッサを製作した。プロセッサは20MHzLTE帯域幅にたいして0.45Vde4.05mWを消費する。128~2048ポイントに対して2.5~103.7nJ/FFCは最小エネルギーフレキシブルFFCである。

シソーラス用語： *高速Fourier変換 ,  ディジタル集積回路 ,  システムアーキテクチャ ,  柔軟性 ,  エネルギー効率 ,  アルゴリズム ,  計算機アーキテクチャ ,  回路定数 ,  *演算プロセッサ
準シソーラス用語： CMOSディジタル集積回路 ,  アーキテクチャ ,  フレキシビリティ ,  プロセッサ ,  *リコンフィギャラブルアーキテクチャ ,  回路変数

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： FFT ,  プロセッサ ,  パワー ,  面積 ,  最小化