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J-GLOBAL ID：201202224179857220   整理番号：12A1708503

コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成

Design of a Packet-Transfer-Based Dynamic Reconfigurable VLSI Processor for Reduction of a Configuration Memory Size

著者 (2件)： 藤岡与周 (八戸工大 工) ,  亀山充隆 (東北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 112  号： 245(VLD2012 40-58)  ページ： 39-44  発行年： 2012年10月11日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 動的再構成VLSIプロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために,レジスタトランスファレベルパケット転送法を提案している。自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき,従来の動的再構成並列VLSIプロセッサのコンフィギュレーションメモリ容量の減少を実現している。条件分岐が存在する場合でも,パケットルーティング制御記憶容量が従来の動的再構成VLSIと比べて十分に減少できることを明らかにしている。(著者抄録)

シソーラス用語： 再構成 ,  *超LSI ,  粒度【計算機】 ,  *信号伝送 ,  経路選定 ,  スケジューリング ,  記憶容量 ,  通信操作 ,  ネットワークルーティング
準シソーラス用語： *VLSI ,  *パケット転送 ,  パケットスケジューリング

分類 (1件)： 汎用演算制御装置  (JC04020N)

タイトルに関連する用語 (4件)： パケット転送 ,  動的再構成 ,  VLSI ,  プロセッサ