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J-GLOBAL ID：201202225591130640   整理番号：12A0273772

マルチメディアアプリケーションのための動的粗粒再構成可能アーキテクチャのデータフロー最適化

Date Flow Optimization of Dynamically Coarse Grain Reconfigurable Architecture for Multimedia Applications

著者 (5件)： LIU Xinning (National ASIC system Engineering Res. Center, Southeast Univ.) ,  MEI Chen (National ASIC system Engineering Res. Center, Southeast Univ.) ,  CAO Peng (National ASIC system Engineering Res. Center, Southeast Univ.) ,  ZHU Min (Inst. of Microelectronics, Tsinghua Univ.) ,  SHI Longxing (National ASIC system Engineering Res. Center, Southeast Univ.)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E95-D  号： 2  ページ： 374-382 (J-STAGE)  発行年： 2012年 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,REMUS-II(再構成可能マルチメディアシステム2)のデータフローを最適化するための,新しいサブアーキテクチャ,動的粗粒再構成可能アーキテクチャを提案した。REMUS-IIは,制御集約型タスクよびデータ集約型のタスクそれぞれを高速化するために使用される,一つのμPU(マイクロプロセッサユニット)と二つのRPU(再構成可能プロセッサユニット)で構成した。REMUS-IIの並列コンピューティング能力および柔軟性は,それ自体,大量のメモリアクセスを必要とする,マルチメディアアプリケーションを処理するための優れた候補になる。本論文で著者等は,特に,並列コンピューティングの帯域幅要件を満たすために,それらの性能ハザードなかつエネルギーハングリーなメモリアクセスに対処するために,データフローを最適化した。RPUの内部メモリは,さまざまなマルチメディアアクセスパターンに従い,2D-アクセスモードや変換モードのような複数のモードで動作することができる。この新しい設計は,従来のオンチップメモリに比べて,性能を最大26%向上させることができる。一方,ブロックバッファは,オフチップメモリアクセスを削減することを介してオフチップのデータフローを最適化するために実装し,DDRの直接アクセスに比べて最大43%削減した。RTLシミュレーションに基づいて,REMUS-IIは,クロック周波数200MHzで,H.264のハイプロファイル@水準4および高水準MPEG2の1080p@30fpsを達成することができた。REMUS-IIは,最大動作周波数400MHzで,TSMCの65nmロジックプロセス上の23.7mm²のシリコンに実装した。(翻訳著者抄録)

シソーラス用語： システムアーキテクチャ ,  *データフロー制御 ,  *最適化 ,  *マルチメディア ,  応用プログラム
準シソーラス用語： H.264 ,  アプリケーション ,  データフロー最適化 ,  *再構成可能アーキテクチャ ,  性能向上

分類 (2件)： 計算機システム開発  (JD02010R) ,  計算機網  (JC03000K)

引用文献 (25件)：

• [1] Recommendation and final draft international standard of joint video specification (ITU-T Rec. H.264|ISO/IEC 14496-10 AVC) and J. in Joint Video Team (JVT) of ISO/IEC MPEG and ITU-T VCEG, 2003.
• [2] M. Zhu, L. Liu, S. Yin, C. Yin, and S. Wei, “A cycle-accurate simulator for a reconfigurable multi-media system,” IEICE Trans. Inf. & Syst., vol.E93-D, no.12, pp.3202-3210, Dec. 2010.
• [3] B. Mei, S. Vernalde, D. Verkest, H.D. Man, and R. Lauwereins, “ADRES: An architecture with tightly coupled VLIW processor and coarse-grained reconfigurable matrix,” Lect. Notes Comput. Sci., vol.2778/2003, pp.61-70, 2003.
• [4] J.D. Owens, D. Luebke, N. Govindaraju, M. Harris, J. Krüger, A.E. Lefohn, and T.J. Purcell, “A survey of general purpose computation on graphics hardware,” Computer Graphics Forum, vol.26, pp.80-113, 2007.
• [5] C. Kozyrakis and D. Patterson, “Vector vs. superscalar and VLIW architectures for embedded multimedia benchmarks,” Proc. International Symposium on Microarchitecture (MICRO), pp.283-293, 2002.

タイトルに関連する用語 (5件)： マルチメディアアプリケーション ,  粗粒 ,  再構成可能アーキテクチャ ,  データフロー ,  最適化