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J-GLOBAL ID：201202232598725336   整理番号：12A0479626

並列フリップチップ電力グリッド解析におけるブロックベース分割の設計および実装

Design and Implementation of Block-Based Partitioning for Parallel Flip-Chip Power-Grid Analysis

著者 (3件)： WEI Chun-Jen (National Taiwan Univ., Taipei, TWN) ,  CHEN Howard (IBM Res. Div., NY, USA) ,  CHEN Sao-Jie (National Taiwan Univ., Taipei, TWN)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 31  号： 3  ページ： 370-379  発行年： 2012年03月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最新超LSI設計における小型フィーチャサイズおよび高周波数動作では,C4フリップチップパッケージングを用いた電力供給による高い電力グリッド密度を必要としている。電力供給を最適化するためには,論理機能に依存するパワーレールの異なる配線および配線間隔が求められる。本論文では,フルチップ設計の電力グリッドを並列化するためのブロックベース分割法を提案した。実験の結果は,本ブロックベース分割法が136M個ノードを備えたフリップチップ設計のDC解析を効率的に改善し,共通的展開領域ベース分割法との比較で最大誤差を73%低減することを示した。本分割プロセスはソルバに独立であるため,本電力グリッド解析システムをマルチプロセッササーバあるいは分散計算環境で動作するあらゆる行列ソルバに容易にポーティングすることができた。このためマルチレベル並列処理を実現する並列ソルバの可能性ある使用を行った。

シソーラス用語： *フリップチップ法 ,  電気回路 ,  *ブロック計画 ,  *回路分割 ,  超LSI ,  半導体チップ ,  節点 ,  応用プログラム ,  マルチプロセッサシステム ,  並列処理
準シソーラス用語： ソルバ ,  ノード ,  ブロック設計 ,  *電源回路

分類 (2件)： 半導体集積回路  (NC03162T) ,  電源回路  (NC05060Q)

タイトルに関連する用語 (5件)： フリップチップ ,  グリッド ,  解析 ,  設計 ,  実装