COGRE:面積最小化のための新しい小型論理セルアーキテクチャ

IIDA Masahiro; AMAGASAKI Motoki; OKAMOTO Yasuhiro; ZHAO Qian; SUEYOSHI Toshinori

文献

J-GLOBAL ID：201202232910026882 整理番号：12A0273764

COGRE:面積最小化のための新しい小型論理セルアーキテクチャ

COGRE: A Novel Compact Logic Cell Architecture for Area Minimization

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著者 (5件)： , , , ,
資料名：
巻： E95-D 号： 2 ページ： 294-302 (J-STAGE) 発行年： 2012年
JST資料番号： L1371A ISSN： 0916-8532 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

FPGAの多くの回路資源のため,FPGAとASICの間の性能ギャップがある。本論文では,FPGAの面積を削減するために,小型の記憶論理セル,COGREを提案した。著者等の方式は,回路の実装における論理関数の出現率を検討することである。さらに著者等は,NPN-同値類に基づいて論理関数をグループ化した。著者等の研究結果は,NPN-同値類のほんのわずかな部分が,回路を実装するために使用される論理関数の大部分をカバーすることができることを示した。さらに,著者等は,高出現率のNPN-同値類が,少数のANDゲート,ORゲート,およびNOTゲートの使用で実装できることを見出した。この分析に基づいて,著者等は,いくつかのNANDゲートとプログラム可能なインバータで構成したCOGREアーキテクチャを開発した。実験結果は,4-COGREの論理領域は,4-LUTおよび5-LUTのそれよりも,それぞれ約35.79%および54.70%小さいことを示した。8-COGREの論理領域は,8ビットLUTのそれよりも75.19%小さかった。さらに,4-COGREのコンフィギュレーションメモリ(構成メモリ)ビットの総数は,4-LUTの構成メモリビット数より8.26%小さかった。8-COGREの構成メモリビットの総数は,8-LUTの構成メモリビット数より68.27%小さかった。(翻訳著者抄録)

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汎用演算制御装置 , 論理回路

引用文献 (24件)：

MEYER, J. Sharing of SRAM tables among NPN-equivalent LUTs in SRAM-based FPGAs. IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 2007, 15, 2, 182-195
SUEYOSHI, T. Configurable and reconfigurable computing for digital signal processing. IEICE Trans. Fundamentals, A. 2002, E85, 3, 591-599
Introduction to Actel FPGA Architecture. 1997
QuickLogic Corp. Eclipse II Family Data Sheet. 2004
AMAGASAKI, M. An embedded reconfigurable IP core with variable grain logic cell architecture. International Journal of Reconfigurable Computing. 2008, 2008, 14

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