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J-GLOBAL ID：201202236782449576   整理番号：12A1050987

ディジタル的に支援されたバックグラウンド較正を使った9ビット100MS/s SAR ADC

A 9-bit 100MS/s SAR ADC with Digitally Assisted Background Calibration

著者 (4件)： ZHU Xiaolei (Keio Univ.) ,  CHEN Yanfei (Fujitsu Laboratories Ltd.) ,  TSUKAMOTO Sanroku (Fujitsu Laboratories Ltd.) ,  KURODA Tadahiro (Keio Univ.)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 6  ページ： 1026-1034 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 逐次近似レジスタ(SAR)AD変換器(ADC)の性能は,既存のフラッシュ又はパイプライン構造に比べると電力と速度の間のバランスが良好である。非線形性はCDAC(キャパシタDAC)不整合に悩まされ,コンパレータオフセットはDNLとINLの観点でのSAR ADC性能を劣化させる。オンチップヒストグラムベースのディジタル的に支援されたバックグラウンド較正技術を,上述の非線形性を失効及び緩和するために提案した。入力信号を使い,決定境界の規定された近辺のディジタル符号を監視し,周期的に補償容量を制御するためのフィードバックをして,較正をした。この較正は特別な較正信号や付加的なアナログハードウェアを必要とせず,簡素でハードウェアやソフトウェア実装の影響を受けやすい。スプリットCDACを持った9ビットSAR ADCを65nm CMOS技術で製作し,50.81dBのピークSDNRを実現し,1.2V電源で1.34mWを消費した。較正の後,+0.4/-0.4 LSB DNLと+0.5/-0.7 LSB INLを達成した。このADCは180fFの入力容量を持ち,0.1×0.13mm²の面積を占めた。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  *バックグラウンド ,  キャリブレーション ,  *レジスタ ,  *逐次近似 ,  ヒストグラム ,  非線形性 ,  コンパレータ
準シソーラス用語： ADC【変換器】 ,  *較正

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (18件)：

• [1] M. Boulemnakher, E. Andre, J. Roux, and F. Paillardet, “A 1.2V 4.5mW 10b 100MS/s pipeline ADC in a 65nm CMOS,” IEEE ISSCC Dig. Tech. Papers, 2008, pp.250-251, 2008.
• [2] M. Yoshioka, et al., “A 0.8V 10b 80MS/s 6.5mW pipelined ADC with regulated overdrive voltage biasing,” IEEE ISSCC Dig. Tech. Papers, 2008, pp.452-453, 2008.
• [3] L. Brooks and H. Lee, “A 12b 50MS/s fully differential zero-crossing-based ADC without CMFB,” IEEE ISSCC Dig. Tech. Papers, 2009, pp.166-167, 2009.
• [4] B. Lee and R.M. Tsang, “A 10-bit 50MS/s pipelined ADC with capacitor-sharing and variable-gm opamp,” IEEE J. Solid-State Circuits, vol.44, no.3, pp.883-890, March 2009.
• [5] J. Hu, N. Dolev, and B. Murmann, “A 9.4-bit, 50-MS/s, 1.44-mW pipelined ADC using dynamic source follower residue amplification,” IEEE J. Solid-State Circuits, vol.44, no.4, pp.1057-1066, April 2009.

タイトルに関連する用語 (6件)： ディジタル ,  支援 ,  バックグラウンド ,  較正 ,  SAR ,  ADC