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J-GLOBAL ID：201202236874640965   整理番号：12A0425585

プラスチック実装基板における埋込み能動素子用の新しいチップラスト法

Novel Chip-Last Method for Embedded Actives in Organic Packaging Substrates

著者 (5件)： LEE Baik-Woo (Samsung Inst. Technol., Suwon, KOR) ,  SUNDARAM Venky (Georgia Inst. Technol., GA, USA) ,  KENNEDY Scott (Rogers Corp., CT, USA) ,  BAARS Dirk (Rogers Corp., CT, USA) ,  TUMMALA Rao (Georgia Inst. Technol., GA, USA)
資料名： IEEE Transactions on Components, Packaging, and Manufacturing Technology  (IEEE Transactions on Components, Packaging, and Manufacturing Technology)
巻： 2  号： 1/2  ページ： 63-70  発行年： 2012年01月 
JST資料番号： W0590B  ISSN： 2156-3950  CODEN： ITCPC8  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 受動素子と能動素子を直接実装基板中に埋め込む技術が次世代実装技術として注目されている。従来,このような実装においては,ビルトアップ基板プロセスにおいてチップファーストやチップミドル法が使われていた。しかし,埋込みチップがプロセス中にロスすることが問題であった。本稿では,このような問題を解決するチップラスト法について報告した。この方法においては,ビルトアップ基板製作時にキャビティを形成し,その中にチップを直接埋め込む。実験ではビルトアップ基板中に各種のキャビティを形成し,100μm厚みのチップを埋め込んだ。特に,キャビティ形成法とチップ埋込み法について詳細に報告した。

シソーラス用語： *埋込み【挿入】 ,  *半導体素子 ,  能動回路 ,  回路部品 ,  電子技術 ,  実装 ,  空洞 ,  半導体チップ ,  プリント基板
準シソーラス用語： キャビティ ,  チップ【IC】 ,  *ビルトアップ基板 ,  実装技術 ,  受動素子 ,  能動素子

分類 (1件)： プリント回路  (NA05040O)

タイトルに関連する用語 (5件)： プラスチック ,  実装基板 ,  埋込み ,  能動素子 ,  ラスト