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J-GLOBAL ID：201202245618691349   整理番号：12A0929685

プラズマナイトライド層デポジション前のパシベーションアニーリングで改善したDRAMデータリテンションとセルトランジスタ閾値電圧信頼性

DRAM Data Retention and Cell Transistor Threshold Voltage Reliability Improved by Passivation Annealing Prior to the Deposition of Plasma Nitride Layer

著者 (5件)： LEE Chung-Yuan (Inotera Memories, Inc., Taoyuan, TWN) ,  LEE Chung-Yuan (Chang Gung Univ., Taoyuan, TWN) ,  LAI Chao-Sung (Chang Gung Univ., Taoyuan, TWN) ,  YANG Chia-Ming (Chang Gung Univ., Taoyuan, TWN) ,  WANG David H.-L. (Inotera Memories, Inc., Taoyuan, TWN)
資料名： IEEE Transactions on Device and Materials Reliability  (IEEE Transactions on Device and Materials Reliability)
巻： 12  号： 2  ページ： 406-412  発行年： 2012年06月 
JST資料番号： W1320A  ISSN： 1530-4388  CODEN： ITDMA2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DRAM製造におけるパシベーションアニールの位置は,セルトランジスタの閾値電圧(CTVth)シフト,パッケージング後のデータリテンション劣化に大きく影響する。トレンチDRAMでフェイルビット数が18%減少し,データリテンション劣化によるパッケージング後の歩留まりが1.16%増加した。パシベーションアニーリングをプラズマナイトライドの前に行うと,水素の発生によって結晶欠陥が補修されて接合リーク電流が減り,データリテンションが改善される。パシベーションナイトライド層デポジションで弱いSi-H結合が切れ,その結果,CTVthが増すだけでなくウエハ内のCTVth均一性が改善される。データリテンション解析の結果,フェイルビット数はゲート誘起ドレインリーク電流にではなく,接合リーク電流に影響されることが判明した。製造プロセス中のパシベーションアニールの位置を変えることによってCTVthシフトが減り,データリテンションが改善される。

シソーラス用語： 焼なまし ,  保持 ,  *DRAM ,  不動態化 ,  電圧 ,  信頼性 ,  プラズマCVD ,  薄膜
準シソーラス用語： DRAMチップ ,  アニーリング ,  *データリテンション ,  パッシベーション ,  窒化膜 ,  *閾値電圧

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (8件)： プラズマ ,  ナイトライド層 ,  ポジション ,  DRAM ,  データリテンション ,  セル ,  トランジスタ ,  閾値電圧